特許
J-GLOBAL ID：200903086076807130
整流回路および電圧変換回路
発明者：
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出願人/特許権者：
代理人 (2件)：
黒田 健二
, 松本 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2006-162107
公開番号（公開出願番号）：特開2007-028888
出願日： 2006年06月12日
公開日（公表日）： 2007年02月01日
要約：
【課題】低損失で、かつスイッチング電源に使用した場合、負荷に並列接続されるコンデンサから電圧変換回路への電流逆流防止、フライホイールFET、ダイオードの貫通電流防止のためのデッドタイム制御が不要な制御機能付整流回路の提供。【解決手段】定電流素子CS1によってトランジスタQ1が駆動される第1の電流路と、定電流素子CS2によってエミッタ-ベース間を短絡したトランジスタQ2が駆動される第2の電流路と、FET1により断続制御される整流電流路と、トランジスタQ1をバイパスするトランジスタQ5とを備えている。FET1が導通状態のとき、トランジスタQ5のベースを駆動し、トランジスタQ5を導通させることにより、第1の電流路は導通され、FET1のゲートを駆動し、FET1をオフさせ、FET1のドレインとトランジスタQ2のコレクタに正電位が印加されFET1のソースに負電位が印加されるとき、整流電流路を遮断する。【選択図】図1
請求項（抜粋）：
第1の定電流源によって第1の制御端を有する第1の半導体素子が駆動される第1の電流路と、第2の定電流源によってPN接合素子が駆動される第2の電流路と、第2の制御端を有する第2の半導体素子により断続制御される整流電流路と、前記第1の電流路が有する前記第1の半導体素子をバイパスする第3の制御端を有する第3の半導体素子と、を備え、
前記第2の半導体素子の一端と前記PN接合素子の一端に正電位が印加され、前記第2の半導体素子の他端に負電位が印加されるとき、前記第2の電流路が遮断されることにより、前記第1の電流路は導通され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断し、
前記第2の半導体素子の一端と前記PN接合素子の一端に負電位が印加され、前記第2の半導体素子の他端に正電位が印加されるとき、前記第2の電流路が導通されることにより、前記第1の電流路は遮断され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通し、
前記第2の電流路が導通されているとき、前記第3の半導体素子の第3の制御端を駆動し、前記第3の半導体素子を導通させることにより、前記第1の電流路は導通され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子をオフさせ、前記第2の半導体素子の一端と前記PN接合素子の一端に正電位が印加され前記第2の半導体素子の他端に負電位が印加されるとき、前記整流電流路を遮断すること
を特徴とする整流回路。
IPC (2件)：
FI (2件)：
Fターム (11件)：
5H006AA05
, 5H006CA02
, 5H006CB03
, 5H006DB01
, 5H006DC05
, 5H730BB23
, 5H730DD04
, 5H730EE02
, 5H730EE08
, 5H730EE10
, 5H730FG01
出願人引用 (3件)
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DC/DCコンバータ
公報種別：公開公報
出願番号：特願平9-222262
出願人：富士通株式会社
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同期整流型DC-DCコンバータ
公報種別：公開公報
出願番号：特願平10-127662
出願人：サンケン電気株式会社
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同期整流回路
公報種別：公開公報
出願番号：特願2001-309422
出願人：富士電機株式会社
審査官引用 (2件)
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同期整流型DC-DCコンバータ
公報種別：公開公報
出願番号：特願平10-127662
出願人：サンケン電気株式会社
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同期整流回路
公報種別：公開公報
出願番号：特願2001-309422
出願人：富士電機株式会社
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