特許
J-GLOBAL ID：200903086117635802
DRAMセルキャパシタ及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-102948
公開番号（公開出願番号）：特開平11-345944
出願日： 1999年04月09日
公開日（公表日）： 1999年12月14日
要約：
【要約】 (修正有)【課題】 キャパシタノードが、エッチバック時にポリマーに汚染されることや、洗浄時に倒れることや、HSG形成時に壊れることが防止でき、単純Stack構造のキャパシタノードより4倍大きい有効面積が確保できるDRAMセルキャパシタ及びその製造方法を提供。【解決手段】 半導体基板100上の第1絶縁膜108を突き抜いて該基板と電気的に接続するコンタクトプラグ112aを形成する工程と、該プラグ及び該絶縁膜上に第2絶縁膜114及び第3絶縁膜116を順に形成する工程と、前記プラグの表面及び前記プラグの両側にある第1絶縁膜の一部表面が露出される開口を形成する工程と、開口及び第3絶縁膜の上にキャパシタノード120aの形成用導電膜を形成する工程と、開口及び導電膜上に第4絶縁膜122aを形成する工程と、第4絶縁膜と導電膜とをエッチングしてキャパシタノードを形成する工程とを含む。
請求項（抜粋）：
半導体基板上に形成された第1絶縁膜を突き抜いて前記半導体基板と電気的に連結されるように コンタクトプラグを形成する工程と、 前記コンタクトプラグを含む前記第1絶縁膜上に第2絶縁膜及び第3絶縁膜を順次に形成する工程と、前記第3絶縁膜と第2絶縁膜を順次にエッチングして前記コンタクトプラグの表面及び前記コンタクトプラグの両側にある第1絶縁膜の一部表面が露出されるオープニングを形成する工程と、前記オープニングを含んで前記第3絶縁膜の上に所定の厚さを有するキャパシタノードの形成用導電膜を形成する工程と、前記オープニングを含んで前記導電膜上に前記導電膜がポリマーにより汚染されることを防止するための第4絶縁膜を形成する工程と、前記オープニングの両側にある前記第3絶縁膜の上部表面が露出されるように第4絶縁膜と前記導電膜とを順次に平坦化エッチングしてキャパシタノードを形成する工程とを含むことを特徴とするDRAMセルキャパシタの製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
