特許

J-GLOBAL ID：200903086165798179

メモリセル装置の作動方法

発明者： ライジンガー、ハンス ,  シュテングル、ラインハルト ,  グリューニング、ウルリケ ,  ウェント、ヘルマン ,  ウィラー、ヨーゼフ ,  フラノシュ、マルチン ,  シェーファー、ヘルベルト ,  クラウチュナイダー、ウォルフガング ,  ホフマン、フランツ ,  レーマン、フォルカー ,  ベーム、トーマス
出願人/特許権者： シーメンス アクチエンゲゼルシヤフト
代理人 (1件)： 山口 巖
公報種別：公表公報
出願番号（国際出願番号）：特願平10-507466
公開番号（公開出願番号）：特表2000-515328
出願日： 1997年07月29日
公開日（公表日）： 2000年11月14日
要約：

【要約】ゲート誘電体として第1の酸化シリコン層(51)、窒化シリコン層(52)及び第2の酸化シリコン層(53)を有する誘電性三重層(それらの酸化シリコン層はそれぞれ少なくとも3nmの厚さである)を含んでいるメモリセルとしてMOSトランジスタを有するメモリセル装置の作動において、ディジタルデータを記憶するために第1のしきい値電圧値は第1の論理値に、また第2のしきい値電圧値は第2の論理値に割り当てられる。メモリセルに記憶された情報は窒化シリコン層内に蓄えられた電荷を酸化シリコン層の厚さの故に完全に除去するこができなくても、適切な電圧レベルの印加により変更することができる。しきい値電圧の変更の際に誘電性三重層の電界は窒化シリコン層に蓄えられた電荷により歪む。

請求項（抜粋）：

ゲート誘電体として酸化シリコン層(51)、窒化シリコン層(52)及び第2の酸化シリコン層(53)を有する誘電性三重層(5)を含んでいるMOSトランジスタをメモリセルとして使用し、その際第1の酸化シリコン層(51)及び第2の酸化シリコン層(53)はそれぞれ少なくとも3nmの厚さを有し、第1の論理値をメモリセルの1つに書込むためにゲート誘電体にファウラー・ノルドハイム-トンネリングにより第1の電荷量を用意し、これをゲート誘電体に蓄えMOSトランジスタの第1のしきい値電圧値を生じさせるようにし、第2の論理値をメモリセルの1つに書込むためにゲート誘電体にファウラー・ノルドハイム-トンネリングにより第2の電荷量を用意し、これをゲート誘電体に蓄えMOSトランジスタの第2のしきい値電圧値を生じさせるようにし、ディジタル情報の読出しにメモリセルの1つからメモリセルのゲート電極(6)に第1のしきい値電圧値と第2のしきい値電圧との間にある読出し電圧を印加し、電流がMOSトランジスタを流れるか否かを評価するメモリセル装置の作動方法。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

引用特許：

審査官引用 (3件)

• 不揮発性半導体記憶装置及びその記憶方法
  公報種別：公開公報   出願番号：特願平5-348874   出願人：株式会社東芝
• 特開昭58-086777
  
• 特開昭58-086777