特許
J-GLOBAL ID：200903086379112762
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-148098
公開番号（公開出願番号）：特開平7-147406
出願日： 1994年06月29日
公開日（公表日）： 1995年06月06日
要約：
【要約】【目的】 拡散層のゲート下へのしみ出しに起因する実効チャネル長の低下を防止することができ、メモリセルのカップリング比の増大をはかり得るNANDセル型EEPROMを提供すること。【構成】 表面にn型ウェル11を形成したp型Si基板10上に浮遊ゲート15と制御ゲート17が積層形成され、浮遊ゲート15と基板10の間の電荷の授受により電気的書き換えを可能としたメモリセルが複数個ずつ直列接続されてNANDセルを構成したEEPROMにおいて、制御ゲート17の上及び制御ゲート17,浮遊ゲート15の側面に絶縁膜19を介して導電膜20を形成し、かつメモリセル間のスペースにも導電膜20を形成してなり、導電膜20への電圧印加によりNANDセルを構成するメモリセル間に反転層を形成することを特徴とする。
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成された第1絶縁膜と、前記第1絶縁膜を介して前記半導体基板上に形成された制御ゲートを有する複数のMOSトランジスタと、前記制御ゲートの上部及び側面に形成された第2絶縁膜と、前記制御ゲートの少なくとも側面に前記第2絶縁膜を介して形成された導電膜と、を具備したことを特徴とする半導体装置。
IPC (3件)：
H01L 29/78
, H01L 21/336
, H01L 27/115
H01L 29/78 301 G
, H01L 27/10 434
, H01L 29/78 301 Z
