特許
J-GLOBAL ID：200903086426048261

高耐圧横形半導体装置

発明者：
澄田 仁志

澄田 仁志 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-231161
公開番号（公開出願番号）：特開2001-057431
出願日： 1999年08月18日
公開日（公表日）： 2001年02月27日
要約：
【要約】【課題】配線交差によって起こる耐圧低下を防止したSOI基板上の高耐圧横形半導体装置を提供すること。【解決手段】SOI基板を用いて、第2半導体基板3の表面層にベース領域4を形成し、ベース領域4の表面層にエミッタ領域5を形成し、ベース領域4上とエミッタ領域5上にエミッタ電極8を形成し、ベース領域4と離して第2半導体基板3の表面層に高濃度のn形のバッファ領域10を形成し、バッファ領域10の表面層にコレクタ領域11を形成し、コレクタ領域11上にコレクタ電極12を形成し、コレクタ電極12は絶縁膜15を介して第2半導体基板3上に張り出すように形成する。第2半導体基板3上にコレクタ電極12を張り出すことで、等電位線の間隔を拡げることができるので、素子耐圧の低下を防止することができる。
請求項（抜粋）：
第1導電形もしくは第2導電形のいずれかの第1半導体基板と、第1導電形の第2半導体基板が第1絶縁膜を介して貼り合わされ、第2半導体基板が所定の厚さまで除去された貼り合わせ基板の該第2半導体基板の表面層に、選択的に形成された第2導電形の第1領域と、該第1領域上に形成された第1主電極と、前記第1領域と所定の距離を離して、第2半導体基板の表面層に選択的に形成された、第1導電形の第2領域と、該第2領域上に形成された第2主電極とを具備した高耐圧横形半導体装置において、前記第2主電極が、第2絶縁膜を介して第2半導体基板上に張り出したことを特徴とする高耐圧横形半導体装置。
IPC (3件)：
H01L 29/786 ,  H01L 27/12 ,  H01L 21/336
FI (3件)：
H01L 29/78 616 S ,  H01L 27/12 B ,  H01L 29/78 627 D
Fターム (6件)：
5F110AA11 ,  5F110BB12 ,  5F110DD05 ,  5F110GG02 ,  5F110GG12 ,  5F110QQ17
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM