特許
J-GLOBAL ID：200903086545347099
SOI型薄膜電界効果トランジスタ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-278753
公開番号（公開出願番号）：特開平9-129884
出願日： 1995年10月26日
公開日（公表日）： 1997年05月16日
要約：
【要約】【課題】チャネル電位を引き出すことができてチャネル電位を自由に設定でき、かつ単結晶層中に形成できるSOI型薄膜電界効果トランジスタを提供する。【解決手段】埋込絶縁膜2と、埋込絶縁膜2上に設けられたP型チャネル層3、N+ソース拡散層6及びN+ドレイン拡散層7と、P型チャネル層3上にゲート酸化膜5aを介して設けられたゲート電極5とを有するSOI型薄膜電界効果トランジスタにおいて、ソースN+拡散層6の一部を、P型チャネル層3と一体となったP型チャネル引出し層3aに置き換え、P型チャネル引出し層3aによってP型チャネル層3の電位を引き出せるようにする。
請求項（抜粋）：
埋込絶縁膜と、前記埋込絶縁膜上に設けられた半導体領域と、前記半導体領域内に形成された一導電型のチャネル領域と、前記チャネル領域上にゲート酸化膜を介して設けられたゲート電極と、前記半導体領域内で前記チャネル領域を挟む両側にそれぞれ設けられた逆導電型のソース拡散領域及びドレイン拡散領域とを有するSOI型薄膜電界効果トランジスタにおいて、前記ソース拡散領域の一部が、前記チャネル領域と一体となった前記一導電型のチャネル引出し領域に置き換わり、前記チャネル引出し領域が前記半導体領域の表面に達していることを特徴とするSOI型薄膜電界効果トランジスタ。
IPC (5件)：
H01L 29/786
, H01L 21/336
, H01L 21/8234
, H01L 27/088
, H01L 27/12
H01L 29/78 617 A
, H01L 27/12 C
, H01L 27/08 102 B
