特許
J-GLOBAL ID：200903086584034740
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平5-251552
公開番号（公開出願番号）：特開平7-106441
出願日： 1993年10月07日
公開日（公表日）： 1995年04月21日
要約：
【要約】【目的】 不揮発性半導体記憶装置のゲート酸化膜のプラズマダメージからの保護を図る。【構成】 フィールド酸化膜2を形成した後、第1絶縁膜4上にフローティングゲート3を形成し、次いで第2絶縁膜6を介してコントロールゲート5を形成し、そのパターニング後に自己整合エッチングを行う。次いで、ドレイン側のみN型不純物拡散層8aを形成した後、第1層間絶縁膜を形成し、フィールド酸化膜2を異方性プラズマエッチングにより除去して、N型不純物イオン注入によりソース8bを形成する。第1層間絶縁膜の側壁部12aの保護により、ゲート酸化膜3へのプラズマダメージを防ぐことにより不揮発性半導体記憶装置の書換え可能回数の向上を可能にすると共に、ソース8bをLDD構造とすることでその耐圧特性の向上を可能とする等により、不揮発性半導体記憶装置の信頼性及び歩留りを向上させる。
請求項（抜粋）：
浮遊ゲート及び制御ゲートを備える不揮発性の半導体記憶装置の製造方法において、第1導電型の半導体基板上に相互に平行に延在する第1絶縁膜を形成する工程と、該第1絶縁膜の間に延在する第1ゲート絶縁膜を形成する工程と、該第1ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、該浮遊ゲート電極を覆って第2ゲート絶縁膜を形成する工程と、該第2ゲート絶縁膜上に前記第1絶縁膜と直交すると共に相互に平行に延在する制御ゲート電極を形成する工程と、該制御ゲート電極をマスクとして前記第2ゲート絶縁膜、前記浮遊ゲート電極、及び前記第1ゲート絶縁膜を選択的に除去する工程と、前記半導体基板の第1の所定領域に第2導電型不純物を導入してドレインを形成する工程と、前記制御ゲート電極を含む全体を覆って第2絶縁膜を形成する工程と、前記第2絶縁膜を選択的に除去すると共に前記制御ゲート電極をマスクとして前記第1絶縁膜を選択的に除去して、前記半導体基板の第2の所定領域を露出させる工程と、該露出した第2の所定領域に第2導電型不純物を導入してソースを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
IPC (3件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
