特許
J-GLOBAL ID：200903086728017969

半導体装置

発明者：
永田 達也

永田 達也 について

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宮本 誠司

宮本 誠司 について

, 
安藤 英子

安藤 英子 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 吉岡 宏嗣
公報種別：公開公報
出願番号（国際出願番号）：特願2001-161914
公開番号（公開出願番号）：特開2002-353365
出願日： 2001年05月30日
公開日（公表日）： 2002年12月06日
要約：
【要約】【課題】 半導体装置の大型化を抑制して、ノイズの発生を軽減させる。【解決手段】 プリント配線板で形成されたコア層7の両面に表層9、11が設けられたベース5と、ベース5に搭載された半導体素子1とを備え、半導体素子1は、一方の表層9と接合部材3により接合され、他方の表層11には、複数の外部端子55が配列され、コア層7には、半導体素子1と複数の外部端子55とを電気的に接続する複数のスルーホール41、43、45、75、77が形成され、複数のスルーホール41、43、45、75、77は、複数の外部端子55の配列に対応して配置された複数の配列スルーホール41、43、45と、複数の配列スルーホール41、43、45の間に設けられた1つまたは2つ以上の付加スルーホール75、77を含んでなる半導体装置。
請求項（抜粋）：
プリント配線板で形成されたコア層の両面に表層が設けられたベースと、該ベースに搭載された半導体素子とを備え、該半導体素子は、前記表層のうち一方の表層と接合部材により接合され、前記表層のうち他方の表層には、複数の外部端子が配列され、前記コア層には、前記半導体素子と前記複数の外部端子とを電気的に接続する複数のスルーホールが形成され、該複数のスルーホールは、前記複数の外部端子の配列に対応して配置された複数の配列スルーホールと、該複数の配列スルーホールの間に設けられた1つまたは2つ以上の付加スルーホールを含んでなる半導体装置。
IPC (2件)：
H01L 23/12 ,  H01L 23/12 501
FI (2件)：
H01L 23/12 501 B ,  H01L 23/12 E
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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