特許
J-GLOBAL ID:200903086859912009
電子回路解析装置
発明者:
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出願人/特許権者:
代理人 (1件):
森本 義弘
公報種別:公開公報
出願番号(国際出願番号):特願2001-170353
公開番号(公開出願番号):特開2002-366601
出願日: 2001年06月06日
公開日(公表日): 2002年12月20日
要約:
【要約】【課題】 電子回路をマスクパターン生成者に手渡すだけで、従来の「マスクパターン指示書」に記載されていたマスクパターン生成に必要な事項を伝達できる電子回路解析装置を提供することを目的とする。【解決手段】 回路シンボルの大きさが実際のレイアウト時の大きさに対応するよう回路図中に反映させる。従って、回路図がそのままマスクパターンに関する細かい指示書として活用できるため、電子回路図をマスクパターン生成者に手渡すだけで、アナログ回路設計技術者の満足するマスクレイアウトが得られる。
請求項(抜粋):
電子回路を回路図面として作図し、前記回路図面の結線情報より回路ネットリストを抽出して回路解析を行う電子回路解析装置において、前記回路図面中の素子シンボルの回路図中での大きさが、前記素子シンボルの実際のレイアウト時の素子形状を反映した大きさで表示するよう構成した電子回路解析装置。
IPC (5件):
G06F 17/50 660
, G06F 17/50
, G06F 17/50 666
, G06F 17/50 672
, H01L 21/82
FI (7件):
G06F 17/50 660 A
, G06F 17/50 660 C
, G06F 17/50 666 L
, G06F 17/50 672 L
, G06F 17/50 672 W
, H01L 21/82 D
, H01L 21/82 W
Fターム (17件):
5B046AA08
, 5B046BA05
, 5B046BA06
, 5B046DA05
, 5B046GA01
, 5B046JA03
, 5B046JA07
, 5F064CC09
, 5F064CC21
, 5F064CC22
, 5F064CC23
, 5F064DD09
, 5F064EE08
, 5F064EE09
, 5F064EE42
, 5F064EE43
, 5F064HH06
引用特許:
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