特許

J-GLOBAL ID：200903086882836379

計算システムおよび関連する方法

発明者： ナラシンハレディ・エル・アンナパレディ ,  ジェームズ・ティー・ブレイディ ,  デイモン・ダブリュー・フィニー ,  リチャード・エフ・フレイタス ,  マイケル・エイチ・ハートゥング ,  マイケル・エイ・コー ,  ノア・アール・メンデルゾーン ,  ジャイシャンカル・エム・メノン ,  デーヴィッド・アール・ナウレン ,  シン=ユアン・ツー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-107434
公開番号（公開出願番号）：特開平7-311726
出願日： 1995年05月01日
公開日（公表日）： 1995年11月28日
要約：

【要約】【目的】 順序付けされた一連のメッセージを、必要とされる順序で受け取ることを保証する改良されたメッセージ配布システムを提供する。【構成】 計算システムが、通信ネットワークによって接続された複数のノードを含む。各ノードは、他のノードとのメッセージの交換を可能にする通信インターフェ-スを含む。動作可能待ち行列がノード内に維持されて複数のメッセージ・エントリを含み、メッセージ・エントリはそれぞれ出力メッセージ制御データ構造を含む。さらに、ノードは、複数の出力メッセージ制御データ構造を記憶するメモリを含み、出力メッセージ制御データ構造はそれぞれ、ディスパッチされるべきメッセージまたはメッセージの一部を含むデータを定義する1つまたは複数の連鎖された他の制御データ構造を含む。出力メッセージ制御データ構造から連鎖された制御データ構造は順序依存関係を示す。

請求項（抜粋）：

通信ネットワークによって接続された複数のノードを含む計算システムであって、各ノードが、他のノードとメッセージを交換する通信インターフェ-ス手段と、待ち行列内に、出力メッセージ制御構造へのポインタをそれぞれ含む複数のメッセージ・エントリを配置するメッセージ待ち行列手段と、各出力メッセージ制御構造が、全体で2つのメッセージを構成するメッセージ部分を定義する1つまたは複数の連鎖された他のメッセージ制御構造を指示し、各出力メッセージ制御構造が他のメッセージ出力制御構造に連鎖されることができ、連鎖された複数のメッセージ制御構造が順序依存関係を示す、複数の出力メッセージ制御構造を記憶するメモリと、少なくとも第1および第2のメッセージを、第1および第2の連鎖された出力メッセージ制御構造の制御下でそれぞれディスパッチするために、前記第2のメッセージ部分が順序依存関係のある前記第1のメッセージの伝送が成功した後でのみ前記第2のメッセージのディスパッチを可能にする、前記待ち行列内のメッセージ・エントリによって制御されるプロセッサ手段と、とを含む計算システム。

IPC (2件)：

G06F 13/00 353 ,  G06F 13/00 355

引用特許：

審査官引用 (2件)

• 工業用通信装置
  公報種別：公開公報   出願番号：特願平4-151982   出願人：キヤノン株式会社
• データグラム型マルチプロセス間ソケット通信でのデータ制御装置
  公報種別：公開公報   出願番号：特願平4-138922   出願人：日本電気株式会社