特許

J-GLOBAL ID：200903086888202975

薄膜トランジスタアレイ基板の製造方法

発明者： 蔡 基 成 ,  金 珍 郁
出願人/特許権者： エルジー.フィリップス エルシーデー カンパニー,リミテッド
代理人 (9件)： 岡部 正夫 ,  加藤 伸晃 ,  産形 和央 ,  岡部 讓 ,  臼井 伸一 ,  越智 隆夫 ,  本宮 照久 ,  朝日 伸光 ,  三山 勝巳
公報種別：公開公報
出願番号（国際出願番号）：特願2004-375989
公開番号（公開出願番号）：特開2005-197699
出願日： 2004年12月27日
公開日（公表日）： 2005年07月21日
要約：

【課題】本発明の目的はフォト工程を使わなくてもパターニング工程を遂行することができる薄膜トランジスタアレイ基板の製造方法を提供するものである。 【解決手段】本発明に係る薄膜トランジスタアレイ基板の製造方法は基板上に第1エチレジストと第1ソフトモールドを利用してゲート電極及びゲートラインを含む第1導電パターン群を形成する段階と、第1導電パターン群が形成された基板上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上に第2エチレジストと第2ソフトモールドを利用してソース電極、ドレイン電極及びデータラインを含む第2導電パターン群とソース電極及びドレイン電極の間のチャンネルを形成する半導体パターンを形成する段階と、第2導電パターン群と半導体パターンが形成されたゲート絶縁膜上に第3エチレジストと第3ソフトモールドを利用してコンタクトホールを持つ保護膜を形成する段階と、保護膜上に第4エチレジストと第4ソフトモールドを利用して画素電極を含む第3導電パターン群を形成する段階とを含むことを特徴とする。 【選択図】図11a

請求項（抜粋）：

基板上に第1エチレジスト(Etch resist)と第1ソフトモールドを利用してゲート電極及びゲートラインを含む第1導電パターン群を形成する段階と、前記第1導電パターン群が形成された基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に第2エチレジストと第2ソフトモールドを利用してソース電極、ドレイン電極及びデータラインを含む第2 導電パターン群と前記ソース電極及び前記ドレイン電極の間のチャンネルを形成する半導体パターンを形成する段階と、前記第2導電パターン群と半導体パターンが形成されたゲート絶縁膜上に第3エチレジストと第3ソフトモールドを利用してコンタクトホールを持つ保護膜を形成する段階と、前記保護膜上に第4エチレジストと第4ソフトモールドを利用して画素電極を含む第3導電パターン群を形成する段階とを含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。

IPC (4件)：

H01L21/336 ,  G09F9/00 ,  G09F9/30 ,  H01L29/786

FI (3件)：

H01L29/78 627C ,  G09F9/00 338 ,  G09F9/30 338

Fターム (45件)：

5C094AA43 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA09 ,  5C094DB01 ,  5C094FB14 ,  5C094GB10 ,  5F110AA16 ,  5F110AA28 ,  5F110BB01 ,  5F110CC07 ,  5F110EE02 ,  5F110EE04 ,  5F110EE06 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF28 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG43 ,  5F110GG45 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK33 ,  5F110HK35 ,  5F110HL07 ,  5F110HL14 ,  5F110HL23 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110NN71 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ02 ,  5G435AA17 ,  5G435BB12 ,  5G435KK05

引用特許：

審査官引用 (2件)

• ミクロンおよびサブミクロン構造を有する半導体および他のマイクロ装置およびナノ装置の製造中の光学-機械式構造作製方法
  公報種別：公開公報   出願番号：特願2002-366804   出願人：ヒューレット・パッカード・カンパニー
• 特許第6518189号