特許

J-GLOBAL ID：200903087128291230

光PDSシステムにおける光送受信部制御装置

発明者： 丸山 雅樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平9-238339
公開番号（公開出願番号）：特開平11-088394
出願日： 1997年09月03日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 親局装置と複数の子局装置をTCM伝送方式及びTDMA制御方式を用いて接続する光PDSシステムにおいて、冗長系を構成している各光伝送路の距離間隔が等しくない場合でも、光伝送路の伝送遅延時間差を吸収し、無瞬断強制切替を実現する。【解決手段】 親局装置1において、子局装置2、3、4からの上りデータを受信し、フレーム同期パルスを検出する同期検出部.104と、そのタイミングにより遅延時間を測定する遅延時間測定部105と、遅延時間を保持しておく遅延時間メモリ部106、107と、子局側に遅延データを転送する遅延時間転送部109と、0系と1系の遅延時間を比較し、送受信タイミングを制御する比較処理部108と、下り信号の送信タイミングを制御する下り遅延制御部.110と、上り信号の受信タイミングを制御する上り遅延制御部111を有している。

請求項（抜粋）：

親局装置と複数の子局装置をTCM伝送方式及びTDMA制御方式を用いて光一芯双方向伝送により接続し、親局装置からスターカプラまでの区間を0系/1系と2系統の冗長構成を有する光PDSシステムにおいて、親局装置の0系及び1系光送受信部で、受信側において子局装置からの上りデータを受信しフレーム同期パルスを検出する同期検出部と、そのタイミングにより各光伝送路を介して伝送される信号の遅延時間を測定する遅延時間測定部と、その遅延時間を保持しておく0系と1系の遅延時間メモリ部と、0系と1系の遅延時間を比較し、送受信タイミングの調整用に遅延時間差を演算する比較処理部と、子局側に遅延時間測定部で測定された遅延データを転送する遅延転送部と、比較処理部で演算された遅延データにより、下り信号の送信タイミングを制御する下り遅延制御部と、上り信号の受信タイミングを制御する上り遅延制御部を有することを特徴とする光PDSシステムにおける光送受信部制御装置。

IPC (4件)：

H04L 12/44 ,  H04B 10/02 ,  H04B 10/20 ,  H04J 3/00

FI (4件)：

H04L 11/00 340 ,  H04J 3/00 H ,  H04B 9/00 H ,  H04B 9/00 N

引用特許：

審査官引用 (1件)

• 二重化切替方式
  公報種別：公開公報   出願番号：特願平8-092566   出願人：日本電気株式会社