特許
J-GLOBAL ID：200903087189287180
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-117049
公開番号（公開出願番号）：特開平7-326742
出願日： 1994年05月30日
公開日（公表日）： 1995年12月12日
要約：
【要約】【目的】本発明は、チップ表面からドレインを取り出すようにしてなる電力用MOS型FETにおいて、低オン抵抗化が図れ、高性能化および高集積化できるようにすることを最も主要な特徴とする。【構成】たとえば、P型基板11上に低濃度N型層12と、この低濃度N型層12よりも高濃度なN型埋込層13とを形成する。そして、低濃度N型層12の主表面に、電力用MOS型FETのドレイン領域となるN型ドレイン拡散層15、およびP型ベース領域16、N+ ソース領域17、ゲート酸化膜18、ゲートポリシリコン電極19、絶縁膜20、ソース電極21、ドレイン電極22などを形成する。この場合、N型ドレイン拡散層15を、低濃度N型層12の主表面からN型埋込層13に達する深さで形成した溝部31の側壁に、低濃度N型層12よりも高濃度なN型不純物を拡散することで形成してなる構成とされている。
請求項（抜粋）：
第1導電型の基板と、この基板上に形成された第2導電型の第1の領域と、この第1の領域と前記基板との間に設けられた、前記第1の領域よりも高濃度な第2導電型の第2の領域と、前記第1の領域の主表面に形成された素子領域と、前記第1の領域の主表面から前記第2の領域に達する深さで形成された溝部と、この溝部に設けられ、前記第1の領域の主表面に前記第2の領域を引き出すための低抵抗領域とを具備したことを特徴とする半導体装置。
IPC (3件)：
H01L 29/78
, H01L 21/8222
, H01L 27/06
H01L 29/78 321 C
, H01L 27/06 101 U
, H01L 29/78 301 S
, H01L 29/78 321 R
