特許

J-GLOBAL ID：200903087315014003

SRAM装置

発明者： 山内 寛行
出願人/特許権者： 松下電器産業株式会社
代理人 (10件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2004-277656
公開番号（公開出願番号）：特開2005-051264
出願日： 2004年09月24日
公開日（公表日）： 2005年02月24日
要約：

【課題】 ビット線の増幅遅延時間の増加を抑制しながらセル面積を縮小する。【解決手段】 6トランジスタ構成のメモリセルを有するCMOS型のSRAM装置において、一方の組のドライブトランジスタMN1及びアセストランジスタMN3のチャネル幅(ゲート幅)を略同一とし、かつ該チャネル幅を他方の組のドライブトランジスタMN0及びアクセストランジスタMN2のチャネル幅よりも大きくする。また、2組のCMOSインバータからなる基本回路間でインバータのオフリーク電流の大きさを非対称にすることにより、一方の組で大きいセル電流を確保しつつ、当該SRAMにおける待機時のリーク電流を削減する。【選択図】 図1

請求項（抜粋）：

インバータを構成する負荷トランジスタ及びドライブトランジスタと、前記インバータの出力をビット線に接続するアクセストランジスタとを有する基本回路を1組として、前記基本回路を前記インバータの入出力がクロスカップルするように接続することで互いに結合された2組の基本回路を備え、 前記2組の基本回路間でインバータのオフリーク電流の大きさが非対称であることを特徴とするSRAM装置。

IPC (3件)：

H01L21/8244 ,  G11C11/412 ,  H01L27/11

FI (2件)：

H01L27/10 381 ,  G11C11/40 301

Fターム (10件)：

5B015HH04 ,  5B015JJ05 ,  5B015KA04 ,  5B015KA07 ,  5B015KA08 ,  5F083BS03 ,  5F083BS15 ,  5F083BS27 ,  5F083GA01 ,  5F083GA06

引用特許：

審査官引用 (1件)

• スタティック型半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-131471   出願人：三菱電機株式会社