特許
J-GLOBAL ID：200903059243145023
スタティック型半導体記憶装置
出願人/特許権者：
三菱電機株式会社
三菱電機株式会社 について
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-131471
公開番号（公開出願番号）：特開平8-329681
出願日： 1995年05月30日
公開日（公表日）： 1996年12月13日
要約：
【要約】【目的】 低電圧においても安定な読出動作が可能なSRAMを提供する。【構成】 メモリセル10は、読出および書込動作においてアクセストランジスタQ1を駆動する読出/書込ワード線R/WL1と書込動作においてアクセストランジスタQ2を駆動する書込ワード線WL1を備える。書込動作においては、アクセストランジスタQ1およびQ2がともに駆動され、互いに相補な電位となっているビット線および/ビット線によってメモリセルへの記憶情報の書込が行なわれる。これに対し、読出動作においては、アクセストランジスタQ1のみが導通状態となり、ビット線を介して記憶情報の読出が行なわれる。アクセストランジスタQ2は遮断状態となっているので、P型TFTトランジスタQ6およびN型トランジスタQ4は、電圧利得の大きなCMOS型インバータとして動作するため、読出動作においても十分な動作マージンが確保される。
請求項（抜粋）：
複数のメモリセルを有するメモリセルアレイを備え、前記各メモリセルは、第1導電型の第1の駆動用トランジスタおよび第2導電型の第1の負荷用トランジスタからなる第1のインバータならびに第1導電型の第2の駆動用トランジスタおよび第2導電型の第2の負荷用トランジスタからなる第2のインバータを有するフリップフロップ回路と、前記第1のインバータの出力ノードと接続する第1導電型の第1のアクセストランジスタと、前記第2のインバータの出力ノードと接続する第1導電型の第2のアクセストランジスタとを含み、前記メモリセルの少なくとも1つと、前記第1および第2のアクセストランジスタを介してそれぞれ接続する、第1および第2のビット線と、前記第1および第2のアクセストランジスタのゲートにそれぞれ接続する第1および第2のワード線と、前記メモリセルへの記憶情報の書込の場合、前記第1および第2のワード線電位を制御して、前記第1および第2のアクセストランジスタを導通させ、前記第1および第2のビット線の相補電位を前記メモリセルへ伝達させる、書込動作制御手段と、前記メモリセルからの記憶情報の読出の場合、前記第1のワード線電位を制御して、前記第1のアクセストランジスタを導通させ、前記第1のインバータの出力を前記第1のビット線に伝達させる、読出動作制御手段とを備える、スタティック型半導体記憶装置。
引用特許：
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