特許

J-GLOBAL ID：200903087316468636

半導体装置およびその製造方法

発明者： 笠原 健資 ,  大野 泰夫 ,  大久保 哲
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-139383
公開番号（公開出願番号）：特開平11-354544
出願日： 1996年05月31日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】 リセス巾およびリセス深さを制御性良く作製できる多段リセス構造とその製造方法を提供する。【解決手段】 化合物半導体の導電層上に第1のリセスエッチングストッパー層5を設け、リセスエッチングストッパー層5上に第1の半導体層6を設け、さらに第1の半導体層6上に第2のリセスエッチングストッパー層7を設け、第2のリセスエッチングストッパー層7上に第2の半導体層8を設け、第1および第2の半導体層6,8の異方性エッチング液として、クエン酸水溶液と過酸化水素水の混合液からなるエッチング液を用いる。

請求項（抜粋）：

(100)基板上に形成された半導体多層構造を有する半導体装置であって、半導体多層構造は、化合物半導体の導電層上に第1のリセスエッチングストッパー層を設け、該リセスエッチングストッパー上に第1の半導体層を設け、該第1の半導体層上に第2のリセスエッチングストッパー層を設け、該第2のリセスエッチングストッパー層上に第2の半導体層を設けたものであり、当該半導体多層構造は前記第1の半導体層および前記第2の半導体層の(111)B面を側面とする2段のリセス形状を有し、下段のリセス底において前記化合物半導体の導電層に接するゲート電極が(011)方向に沿いかつ前記第2の半導体層とは間隙を持って前記第1の半導体層上に載置されてなる半導体装置。

IPC (5件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 21/306 ,  H01L 29/41

FI (4件)：

H01L 29/80 F ,  H01L 21/28 E ,  H01L 21/306 B ,  H01L 29/44 C