特許

J-GLOBAL ID：200903087371764619

遊技機用乱数生成回路

発明者： 保谷 誠 ,  中嶋 博 ,  那須 隆 ,  山崎 好男
出願人/特許権者： 株式会社三洋物産
代理人 (1件)： 兼子 直久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-168956
公開番号（公開出願番号）：特開平11-070251
出願日： 1998年06月16日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】 「ぶら下げ基板」による不正行為を防止することができる遊技機の制御に使用される遊技機用乱数生成回路を提供すること。【解決手段】 フラグコントローラ37により、乱数用カウンタ31のカウント値に対応するフラグレジスタ36のフラグが調べられ、オフされていれば、第1ラッチ信号37bが出力され、該カウント値が乱数レジスタ34へラッチされる。リセット信号11bを入力すると第2ラッチ信号37cが出力され、乱数レジスタ34の値が出力レジスタ35へラッチされ、この値が乱数IC14の出力乱数値として大当たりの判定に用いられる。この値に対応するフラグレジスタ36のフラグはオンされ、次回からその値の乱数レジスタ34へのラッチが禁止される。リセット信号11bの出力回数が最大値レジスタ32の値と一致すると、クリア信号37aが出力され、フラグレジスタ36の全フラグがオフされ、乱数値の出力が再び繰り返される。

請求項（抜粋）：

遊技機の制御に使用される乱数を生成する遊技機用乱数生成回路において、生成される乱数値の範囲内でカウント値の更新を繰り返すカウンタ回路と、そのカウンタ回路のカウント値を第1ラッチ信号に基づいてラッチする第1ラッチ回路と、その第1ラッチ回路にラッチされている値を第2ラッチ信号に基づいてラッチし、乱数値として出力する第2ラッチ回路と、各乱数値毎にその第2ラッチ回路にラッチされたn回分のラッチ履歴を記憶する記憶回路と、その記憶回路に記憶されるラッチ履歴がn回に達しない値を前記カウンタ回路がカウントする場合に、前記第1ラッチ回路へ第1ラッチ信号を出力する第1ラッチ信号出力回路と、前記乱数値の総数のn倍の前記第2ラッチ信号が出力された場合に、前記記憶回路に記憶されるラッチ履歴をクリアするクリア回路とを備えていることを特徴とする遊技機用乱数生成回路。

IPC (3件)：

A63F 7/02 333 ,  A63F 7/02 325 ,  A63F 7/02 334

FI (3件)：

A63F 7/02 333 Z ,  A63F 7/02 325 Z ,  A63F 7/02 334

引用特許：

審査官引用 (3件)

• 乱数発生装置
  公報種別：公開公報   出願番号：特願平4-224702   出願人：株式会社リコー
• 特開平1-206718
  
• 特開平2-242327