特許
J-GLOBAL ID：200903087506695698
メモリ制御装置
発明者：
出願人/特許権者：
代理人 (3件)：
吉田 茂明
, 吉竹 英俊
, 有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-176511
公開番号（公開出願番号）：特開2006-004464
出願日： 2004年06月15日
公開日（公表日）： 2006年01月05日
要約：
【課題】メモリ(例えば、SDRAM)に対する実行的なデータ転送効率を向上させることができる、メモリ制御装置を提供することを目的とする。【解決手段】本発明に係るメモリ制御装置100は、BANK/ROWアドレス比較部7と、リフレッシュ要求生成部8とを備えている。BANK/ROWアドレス比較部7は、SDRAM300に対するアクティブROW情報AR内の第一のアドレスと、メモリアクセス要求内の第二のアドレスとを比較する回路である。また、リフレッシュ要求生成部8は、BANK/ROWアドレス比較部7の比較結果に応じて、SDRAM300に対するリフレッシュ要求を生成する回路である。【選択図】図4
請求項（抜粋）：
メモリのアクティブ状況を示すアクティブ情報内の第一のアドレスと、メモリアクセス要求内の第二のアドレスとを比較するアドレス比較部と、
前記アドレス比較部の比較結果に応じて、メモリに対するリフレッシュ要求を生成するリフレッシュ要求生成部とを、
備えることを特徴とするメモリ制御装置。
IPC (4件)：
G11C 11/406
, G06F 12/00
, G06F 12/02
, G11C 11/407
G11C11/34 363E
, G06F12/00 550B
, G06F12/00 597C
, G06F12/02 590B
, G11C11/34 362S
5B060AB19
, 5B060CA10
, 5M024AA90
, 5M024BB22
, 5M024BB39
, 5M024EE15
, 5M024PP01
, 5M024PP07
, 5M024PP10
