特許
J-GLOBAL ID：200903087578393190

半導体装置

発明者：
秋山 誠和子

秋山 誠和子 について

, 
川口 雄介

川口 雄介 について

, 
山口 好広

山口 好広 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-318044
公開番号（公開出願番号）：特開2009-141243
出願日： 2007年12月10日
公開日（公表日）： 2009年06月25日
要約：
【課題】高耐圧化及び低オン抵抗化の両立を図れる半導体装置を提供する。【解決手段】n型のドリフト層の上に設けられたp型のベース層と、ベース層の上に選択的に設けられたn+型のソース層と、ベース層を貫通してドリフト層に至るトレンチ内に設けられたゲート電極と、ソース層に接すると共に、隣り合うゲート電極間におけるソース層を貫通して設けられたコンタクト溝を介してベース層に接するソース電極と、ドリフト層中におけるコンタクト溝の下に対応する部分に設けられたp型ピラー層と、を備え、p型ピラー層の最上部はベース層に接し、最下部はp型ピラー層における他の部分よりも不純物濃度が高く、ドリフト層中に位置してドレイン層には達しておらず、p型ピラー層は最上部から最下部に向かうにしたがって細くされた。【選択図】図1
請求項（抜粋）：
第1導電型の第1の半導体層と、 前記第1の半導体層の主面上に設けられ、前記第1の半導体層よりも不純物濃度が低い第1導電型の第2の半導体層と、 前記第2の半導体層の上に設けられた第2導電型の第3の半導体層と、 前記第3の半導体層の上に選択的に設けられた第1導電型の第4の半導体層と、 前記第3の半導体層を貫通して前記第2の半導体層に至るトレンチ内に設けられたゲート電極と、 前記第4の半導体層に接すると共に、隣り合う前記ゲート電極間における前記第4の半導体層を貫通して設けられたコンタクト溝を介して前記第3の半導体層に接する第1の主電極と、 前記第1の半導体層の前記主面の反対側の面に設けられた第2の主電極と、 前記第2の半導体層中における前記コンタクト溝の下に対応する部分に設けられた第2導電型の第5の半導体層と、 を備え、 前記第5の半導体層の最上部は前記第3の半導体層に接し、前記第5の半導体層の最下部は前記第5の半導体層における他の部分よりも不純物濃度が高く、前記第2の半導体層中に位置して前記第1の半導体層には接しておらず、前記第5の半導体層は、前記最上部から前記最下部に向かうにしたがって細くされたことを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 21/336
FI (7件)：
H01L29/78 652H ,  H01L29/78 652D ,  H01L29/78 653A ,  H01L29/78 652M ,  H01L29/78 658G ,  H01L29/78 658A ,  H01L29/78 658E
引用特許：
出願人引用 (1件)
  • 電力用半導体装置
    公報種別：公開公報   出願番号：特願2004-369713   出願人：株式会社東芝
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM