半導体装置の静電荷放電構造体

発明者： ,
出願人/特許権者：
代理人 (1件)：服部雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-335781
公開番号（公開出願番号）：特開平9-191080
出願日： 1996年12月16日
公開日（公表日）： 1997年07月22日
要約：

【要約】【課題】半導体装置の静電荷放電構造体を提供する。【解決手段】 P型の半導体基板110と、半導体基板110の所定領域に形成されたN型のウェル112と、N型のウェル112の所定領域に形成されたP型のポケットウェル113と、N型のウェル112の表面に形成されN型のウェル112より高い濃度でドーピングされたN型のアクティブガードライン114と、P型のポケットウェル113の表面に形成されP型のポケットウェル113より高い濃度でドーピングされたP型のアクティブガードライン116と、P型のポケットウェル113の表面に互いに所定の間隔を隔てて形成されてチャンネル領域を限定するN型のソース/ドレイン領域118、122及びチャンネル領域の上部にゲート絶縁膜により離隔されたゲート電極120で構成されるNMOSトランジスタとを備えることを特徴とする。

請求項（抜粋）：

P型の不純物でドーピングされた半導体基板と、前記半導体基板の所定領域に形成されたN型のウェルと、前記N型のウェルの所定領域に形成されたP型のポケットウェルと、前記N型のウェルの表面に形成され前記N型のウェルより高い濃度でドーピングされたN型のアクティブガードラインと、前記P型のポケットウェルの表面に形成され前記P型のポケットウェルより高い濃度でドーピングされたP型のアクティブガードラインと、前記P型のポケットウェルの表面に互いに所定の間隔を隔てて形成されてチャンネル領域を限定するN型のソース/ドレイン領域及び前記チャンネル領域の上部にゲート絶縁膜により離隔されたゲート電極で構成されるNMOSトランジスタとを備えることを特徴とする半導体装置の静電荷放電構造体。

IPC (3件)：

H01L 27/04 , H01L 21/822 , H01L 27/06

FI (2件)：

H01L 27/04 H , H01L 27/06 311 A

引用特許：

審査官引用 (5件)

特開平3-174763
特開昭62-224057
特開平3-174763

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