特許

J-GLOBAL ID：200903087675134468

低電圧トリガーシリコン制御整流器を使用したCMOS静電放電保護回路

発明者： 柯 明 道 ,  呉 添 祥
出願人/特許権者： 財団法人工業技術研究院
代理人 (1件)： 伊東 忠彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-291548
公開番号（公開出願番号）：特開平8-288403
出願日： 1995年11月09日
公開日（公表日）： 1996年11月01日
要約：

【要約】【課題】 比較的小さな占有面積で相対的に高いESD防護能力を提供し、サブミクロンCMOS IC中の入力装置を保護するサブミクロン相補式酸化金属半導体(CMOS)集積回路(IC)チップ上の静電放電(Electrostatic Dischage,ESD)防護回路を提供する。【解決手段】 このESD防護回路中には、四個の低電圧トリガーSCRが含まれ、そのうち2個のデバイスはラテラルSCRにチャネル長の短いPMOSデバイスを追加し、構成されている。他の2個のデバイスはラテラルSCRにチャネル長の短いNMOSデバイスを追加し、構成されている。四個の静電放電の電流経路を提供し、一対一で対応する形で静電放電をバイパスに流してCMOS IC入力装置の四種類の静電放電モードによる損壊を防止している。従って効果的に全面的にCMOS IC入力装置の保護が可能である。

請求項（抜粋）：

VDD と出力/入力パッド間に接続され、PDモードの静電放電に対して防護する第一の低電圧トリガーシリコン制御整流器と、VDD と出力/入力パッド間に接続され、NDモードの静電放電に対して防護する第二の低電圧トリガーシリコン制御整流器と、出力/入力パッドとVSS 間に接続され、PSモードの静電放電に対して防護する第三の低電圧トリガーシリコン制御整流器と、出力/入力パッドとVSS 間に接続され、NSモードの静電放電に対して防護する第四の低電圧トリガーシリコン制御整流器とを含むCMOS静電放電防護回路。

IPC (9件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/74 ,  H03K 19/003 ,  H03K 19/0948

FI (7件)：

H01L 27/08 321 H ,  H03K 19/003 Z ,  H01L 27/04 H ,  H01L 27/08 102 F ,  H01L 29/74 G ,  H01L 29/74 N ,  H03K 19/094 B

引用特許：

審査官引用 (4件)

• ESD免疫性改善技術
  公報種別：公開公報   出願番号：特願平4-013377   出願人：ナショナルセミコンダクタコーポレイション
• 特表平5-505060
  
• 特開昭62-263670
  
• 特開平4-311065