特許
J-GLOBAL ID：200903087777494876
ビット同期回路及びビット同期方式
発明者：
,
,
,
出願人/特許権者：
,
代理人 (1件)：
武 顕次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-184447
公開番号（公開出願番号）：特開平9-036849
出願日： 1995年07月20日
公開日（公表日）： 1997年02月07日
要約：
【要約】【目的】 光バースト信号の高速伝送において、デューティ変動に対する耐力が高く、受信バースト信号に短い区間で同期可能なビット同期回路及び同期方式。【構成】 本発明のビット同期回路は、入力信号をサンプリングしてn系列の信号とするデータサンプル部1と、サンプリングされたn系列信号の中から受信バースト入力信号に同期した信号を選択する選択出力部2とを備え、さらに、データサンプル部1からの信号の立ち上がり及び立ち下がり変化点を検出する変化点検出部3と、変化点検出結果を保持する保持部4と、変化点検出部3及び保持部4からの出力結果のどちらか、あるいは、両方に基づいて選択出力部2が選択すべき信号を判定するクロック判定部5と、クロック判定部5の出力結果をあるタイミングだけ保持する判定結果保持部6とを備えて構成される。
請求項（抜粋）：
受信バースト入力信号をサンプリングしてn系列(但し、nは2以上の整数)の信号として出力するデータサンプル部と、前記データサンプル部によりサンプリングされたn系列の信号の中から受信バースト入力信号に同期した信号を選択して出力する選択出力部とを備えたビット同期回路において、前記データサンプル部によりサンプリングされたn系列の信号のそれぞれの立ち上がりの変化点及び立ち下がりの変化点を検出する変化点検出部と、前記変化点検出部により検出された検出結果をあるタイミングだけ保持する保持部と、前記変化点検出部及び前記保持部からの出力結果のどちらか一方あるいは両方に基づいて前記選択出力部が選択すべき信号を判定するクロック判定部と、前記クロック判定部の出力結果をあるタイミングだけ保持する判定結果保持部とを備えることを特徴とするビット同期回路。
IPC (3件)：
H04L 7/027
, H03K 5/00
, H04L 7/00
H04L 7/02 A
, H04L 7/00 A
, H03K 5/00 G
