特許

J-GLOBAL ID：200903087919280305

半導体装置の製造方法

発明者： 大塚 渉
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-188644
公開番号（公開出願番号）：特開2001-015749
出願日： 1999年07月02日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 埋め込みゲート構造のゲート長の微細化を図るとともにゲートと低濃度不純物領域とのいわゆるオーバラップ容量の低減を図ることにある。【解決手段】 半導体基板11のトランジスタ形成領域にダミーゲートパターン14を形成する工程と、ダミーゲートパターン14をマスクにしてトランジスタ形成領域に不純物を導入し、電気的活性領域(低濃度不純物領域15,16)を形成する工程と、半導体基板11上でかつダミーゲートパターン14の側周にサイドウォール17,18と絶縁膜21を形成する工程と、ダミーゲートパターン14を選択的に除去して凹部22を形成する工程と、凹部22の側壁にオフセット絶縁膜24,25を形成する工程と、凹部22の底部の半導体基板11上にゲート絶縁膜26を形成する工程と、凹部22の内部に導電性膜27を埋め込むことでゲート電極30を形成する工程とを備えた半導体装置の製造方法である。

請求項（抜粋）：

半導体基板のトランジスタ形成領域にダミーゲートパターンを形成する工程と、前記ダミーゲートパターンをマスクにして前記半導体基板のトランジスタ形成領域に不純物を導入し、電気的活性領域を形成する工程と、前記半導体基板上でかつ前記ダミーゲートパターンの側周に絶縁膜を形成する工程と、前記ダミーゲートパターンを選択的に除去して前記絶縁膜に凹部を形成する工程と、前記凹部の側壁にオフセット絶縁膜を形成する工程と、前記凹部の底部の前記半導体基板上にゲート絶縁膜を形成する工程と、前記凹部の内部に導電性膜を埋め込むことでゲート電極を形成する工程とを備えた半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 29/423

FI (2件)：

H01L 29/78 301 G ,  H01L 29/58

Fターム (41件)：

4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104BB32 ,  4M104BB33 ,  4M104CC05 ,  4M104DD03 ,  4M104DD91 ,  4M104EE03 ,  4M104EE14 ,  4M104FF07 ,  4M104FF13 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F040DA01 ,  5F040DA11 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC10 ,  5F040EC19 ,  5F040ED03 ,  5F040EF02 ,  5F040EF11 ,  5F040EK01 ,  5F040EK05 ,  5F040FA02 ,  5F040FB02 ,  5F040FB05 ,  5F040FC00 ,  5F040FC28

引用特許：

審査官引用 (4件)

• MOS型トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平5-234524   出願人：松下電器産業株式会社
• 特開平3-248433
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-185301   出願人：株式会社東芝
• 特開平3-248433