多値スタティックランダムアクセスメモリセル回路

発明者：
出願人/特許権者：
代理人 (1件)：鈴木喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-074258
公開番号（公開出願番号）：特開平8-273361
出願日： 1995年03月30日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】半導体集積回路を用いたスタティックランダムアクセスメモリにおいて、4値以上の多値信号を記憶するメモリセル回路を構成することにより、ビット当りの回路素子数や信号線の本数が減少し、高集積、低コスト及び低消費電力を実現したSRAMを提供する。【構成】多電源とスレッショルド電圧の異なるMOSFETを組み合わせた多値(4値以上)インバータ回路11・12からなるラッチ回路13と、N型MOSFET14とP型MOSFET15を並列に接続したトランスミッションゲート16とからなり、トランスミッションゲート16の一端を多値ラッチ回路13へ、また他端をビット線17に接続する。トランスミッションゲートは第1のワード線18とその反転信号の第2のワード線19で制御する。

請求項（抜粋）：

a)スタティックランダムアクセスメモリにおいて、b)Mを2以上の正の整数として2M個の異なる電位レベルの複数の電源と、C)M種類の異なるスレッショルド電圧のP型絶縁ゲート電界効果型トランジスタ群と、d)M種類の異なるスレッショルド電圧のN型絶縁ゲート電界効果型トランジスタ群とを有し、e)前記2M個の複数の電源とM種類のP型絶縁ゲート電界効果型トランジスタとM種類のN型絶縁ゲート電界効果型トランジスタから構成される2M値の第1のインバータ回路と2M値の第2のインバータ回路からなり、第1の2M値インバータ回路の出力端子は第2の2M値インバータ回路の入力端子に接続され、第2の2M値インバータ回路の出力端子は第1の2M値インバータ回路の入力端子に接続されたことからなる2M値ラッチ回路と、f)N型絶縁ゲート電界効果型トランジスタとP型絶縁ゲート電界効果型トランジスタからなり、前記N型とP型の絶縁ゲート電界効果型トランジスタのソース電極またはドレイン電極がそれぞれ互いに接続されたことからなるトランスミッションゲートからなり、g)前記第1の2M値インバータ回路の入力端子は前記トランスミッションゲートの第2端子に接続され、前記トランスミッションゲートの第1端子はメモリとしてのビット線に接続され、前記N型絶縁ゲート電界効果型トランジスタのゲート電極はメモリとしての第1のワード線に接続され、前記P型絶縁ゲート電界効果型トランジスタのゲート電極は前記第1のワード線とは反転信号の関係にある第2のワード線に接続されたことを特徴とする多値スタティックランダムアクセスメモリセル回路。

引用特許：

審査官引用 (4件)

特開昭62-002650
多値論理半導体装置
公報種別：公開公報出願番号：特願平5-062017 出願人：セイコーエプソン株式会社
特開平1-302596

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