ダイナミック・フリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路

発明者： , , ,
出願人/特許権者：
代理人 (2件)：恩田博宣 , 恩田誠
公報種別：公表公報
出願番号（国際出願番号）：特願2005-518691
公開番号（公開出願番号）：特表2006-515494
出願日： 2004年09月03日
公開日（公表日）： 2006年05月25日
要約：

クロック・パルス信号(Clk)によってクロック制御されるフリップ・フロップ(1)の信号レベル置換を備えたマスタ・ラッチ回路(10)。マスタ・ラッチ回路(10)には、クロック・パルス信号(Clk)を遅延させ、反転させ、特定の時間遅延(ΔT)を生じさせる信号遅延回路(13)と、クロック・パルス信号(Clk)が論理的にローである充電フェーズにおいて、動作電圧(VB)にまで充電される回路ノード(14)であって、クロック・パルス信号(Clk)、及び遅延反転クロック・パルス信号(/Clk遅延)が論理的にハイである評価フェーズにおいて、特定のデータ信号(D)に基づき放電される回路ノード(14)と、が含まれる。ここで、データ信号は、単一タイプ(Nチャネル又はPチャネルのいずれか一方)のトランジスタのみを制御する。マスタ・ラッチ回路(10)は、1つの電源電圧のみを有する。

請求項（抜粋）：

クロック信号(Clk)によってクロック制御されるフリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路であって、 (a) クロック信号(Clk)を特定の時間遅延(ΔT)だけ遅延させる信号遅延回路(13)と、 (b) クロック信号(Clk)が論理的にローである充電フェーズにおいて、動作電圧(VB)にまで充電される回路ノード(14)であって、評価フェーズにおいて、クロック信号(Clk)及び遅延クロック信号(Clk遅延)が論理的にハイである場合に、データ信号(D)に依存して放電が可能な回路ノード(14)と、を有し、 (c) 前記回路ノード(14)は、少なくとも1つのコンデンサ(15)を介して、基準電位に接続されている、マスタ・ラッチ回路。

IPC (2件)：

H03K 3/356 , H03K 3/037

FI (2件)：

H03K3/356 C , H03K3/037 B

Fターム (8件)：

5J034AB04 , 5J034CB02 , 5J034DB08 , 5J043AA04 , 5J043HH02 , 5J043JJ08 , 5J043JJ10 , 5J043KK06

引用特許：

出願人引用 (2件)

ダイナミック論理回路装置
公報種別：公開公報出願番号：特願平6-039400 出願人：富士通株式会社
特開昭63-093223

審査官引用 (4件)

ダイナミック論理回路装置
公報種別：公開公報出願番号：特願平6-039400 出願人：富士通株式会社
特開昭63-093223
特開昭63-093223

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引用文献：

出願人引用 (4件)

Journal of Solid-State Circuits, 199905, Vol.34、No.5, 714頁〜715頁
「Flow-Through Latch and Edge-Triggered Flip-Flop Hybrid Elements」
「デジタルシステム工学応用編」, 20030330, 720〜721頁

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審査官引用 (14件)

Journal of Solid-State Circuits, 199905, Vol.34、No.5, 714頁〜715頁
Journal of Solid-State Circuits, 199905, Vol.34、No.5, 714頁〜715頁
Journal of Solid-State Circuits, 199905, Vol.34、No.5, 714頁〜715頁

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