ダイナミック型RAM

発明者： ,
出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-223502
公開番号（公開出願番号）：特開2000-058785
出願日： 1998年08月07日
公開日（公表日）： 2000年02月25日
要約：

【要約】 (修正有)【課題】高速化とチップ面積低減を両立させる。【解決手段】ダイナミック型メモリセルがサブアレイ後に構成されてワード線方向に複数が配列され、サブアレイに対応したセンスアンプを構成する複数のCMOSラッチ回路に対してオーバードライブ用の動作電圧を与える複数の第1のパワースイッチMOSFETと、上記CMOSラッチ回路に対してビット線に与えられるべきハイレベルの信号に対応した動作電圧を供給する第2のパワースイッチMOSFET及び複数のCMOSラッチ回路に対して回路の基準電位に対応した動作電圧を与える複数の第3のパワースイッチMOSFETとを設けるセンスアンプの駆動系において、第1と第3のパワースイッチは交差領域に分散して配置し、第2のパワースイッチはメモリアレイ外の両側又は片側の間接周辺回路に離して配置する。

請求項（抜粋）：

対応するワード線にゲートが接続され、対応する相補ビット線の一方に一方のソース,ドレインが接続されたアドレス選択MOSFETと、上記アドレス選択MOSFETの他方のソース,ドレインに蓄積ノードが接続され、他方に所定の電圧が与えられた記憶キャパシタとからなるダイナミック型メモリセルを備え、上記相補ビット線は、上記ダイナミック型メモリセルの入出力端子がその一方に接続された複数の相補ビット線対からなり、上記ワード線の複数、上記相補ビット線対の複数及びこれらの交点に設けられた複数の上記ダイナミック型メモリセルによりサブアレイが構成されてなり、上記サブアレイは、ワード線方向とビット線方向に複数が配列されてなり、上記相補ビット線対に対応して設けられるセンスアンプを構成するCMOSラッチ回路の第1と第2の共通ソース線があり、上記第1の共通ソース線に過渡的にオーバードライブ用の動作電圧を与える複数からなる第1のパワースイッチMOSFETと、上記第1の共通ソース線に最終的に与えられるべきハイレベルの信号に対応した動作電圧を供給する第2のパワースイッチMOSFETと、上記第2の共通ソース線に回路の基準電位に対応した動作電圧を与える複数からなる第3のパワースイッチMOSFETがあり、上記第1と第3のパワースイッチMOSFETは、上記サブアレイ境界の交差領域に分散して配置し、上記第2のパワースイッチMOSFETはサブアレイ群の外部に配置することを特徴とするダイナミック型RAM。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , G11C 11/409 , G11C 11/401

FI (4件)：

H01L 27/10 681 E , G11C 11/34 353 E , G11C 11/34 362 H , G11C 11/34 371 K

Fターム (15件)：

5B024AA07 , 5B024AA15 , 5B024BA09 , 5B024CA16 , 5B024CA21 , 5F083AD00 , 5F083KA03 , 5F083LA03 , 5F083LA05 , 5F083LA10 , 5F083LA12 , 5F083LA16 , 5F083LA20 , 5F083LA29 , 5F083LA30

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