特許

J-GLOBAL ID：200903088363269850

タイミング回路

発明者： 友藤 博朗 ,  濱野 宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 斉藤 千幹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-287098
公開番号（公開出願番号）：特開平11-127142
出願日： 1997年10月20日
公開日（公表日）： 1999年05月11日
要約：

【要約】【課題】 入力データ信号のデューティが100%でなくても出力データ信号のデューティを100%にしてタイミング回路の動作を安定にする。【解決手段】 入力データ信号のデューティをモニタし、制御回路14はデューティ情報に基づいて出力データ信号のデューティが100%になるようにフィードフォワードでデューティ可変手段13を制御し、クロック発生部15はデューティ可変手段13から出力されるデータ信号と同期したデータ識別用のクロック信号を発生する。あるいは、デューティ可変手段21から出力されるデータ信号のデューティをモニタし、制御回路23はフィードバック制御でデューティが100%になるようにデューティ可変手段を制御し、クロック発生部24はデューティモニター手段22から出力されるデータ信号と同期したデータ識別用のクロック信号を発生する。

請求項（抜粋）：

データ信号の識別タイミングを与えるクロック信号を発生するタイミング回路において、データ信号を2分岐する分岐手段、分岐手段から分岐出力される第1のデータ信号のデューティをモニタするデューティモニタ手段、分岐手段から出力される第2のデータ信号のデューティを可変するデューティ可変手段、デューティモニタ手段からのデューティ情報に基づいて出力データ信号のデューティが所定値になるようにデューティ可変手段を制御する制御回路、デューティ可変手段から出力されるデータ信号と同期したデータ識別用のクロック信号を発生するクロック発生部、を備えたことを特徴とするタイミング回路。

IPC (3件)：

H04L 7/02 ,  H03K 5/00 ,  H03K 5/04

FI (3件)：

H04L 7/02 Z ,  H03K 5/04 ,  H03K 5/00 V

引用特許：

審査官引用 (3件)

• 特開平1-097034
  
• 特開平2-002235
  
• クロック生成回路
  公報種別：公開公報   出願番号：特願平5-198646   出願人：沖電気工業株式会社