特許

J-GLOBAL ID：200903088367565489

不揮発性半導体記憶装置

発明者： 清水 和裕 ,  遠藤 哲郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-150106
公開番号（公開出願番号）：特開平8-018019
出願日： 1994年06月30日
公開日（公表日）： 1996年01月19日
要約：

【要約】【目的】 ゲート絶縁膜に生じるストレスリークの低減をはかることができるNANDセル型EEPROMを提供すること。【構成】 半導体基板上に浮遊ゲートと制御ゲートが積層され、浮遊ゲートへの電荷の授受によりデータ書き換えを行う書き換え可能なメモリセルがマトリクス状に配列され、複数のメモリセルを直列接続してなるNANDセルのドレイン側がビット線に接続され、NANDセルのソース側がソース線に接続され、各メモリセルの制御ゲートがワード線に接続されて構成されるNANDセル型EEPROMにおいて、基板に第1の電位(20V)を与え、ワード線に第1の電位よりも低い第2の電位(0V)を与えることによって、浮遊ゲートから電荷を放出させてデータ消去動作を行い、データ消去動作後に第1の電位を第2の電位に戻す際に、一旦第2の電位よりも低い第3の電位VR にすることを特徴とする。

請求項（抜粋）：

半導体基板上に電荷蓄積層と制御ゲートが積層され、電荷蓄積層への電荷の授受によりデータ書き換えを行う書き換え可能なメモリセルがマトリクス状に配列され、各メモリセルのドレイン又は複数のメモリセルからなるメモリセルユニットのドレイン側がビット線に接続され、各メモリセルのソース又はメモリセルユニットのソース側がソース線に接続され、各メモリセルの制御ゲートがワード線に接続されて構成される不揮発性半導体記憶装置において、前記ビット線,ソース線,基板のうちの少なくとも1つに第1の電位を与え、前記ワード線に第1の電位よりも低い第2の電位を与えることによって、前記電荷蓄積層への電荷の授受を行う手段と、前記電荷の授受の動作後に第1の電位を第2の電位よりも低い第3の電位にする手段とを具備してなることを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  G11C 16/06 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 434 ,  G11C 17/00 510 A ,  G11C 17/00 530 A ,  H01L 29/78 371