特許

J-GLOBAL ID：200903088654237280

半導体装置及びそのテスト方法

発明者： 関 浩
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-317496
公開番号（公開出願番号）：特開2002-122638
出願日： 2000年10月18日
公開日（公表日）： 2002年04月26日
要約：

【要約】【課題】 チップサイズや測定機器に依存しない遅延評価が可能な半導体装置及びそのテスト方法を提供する。【解決手段】 半導体装置100の半導体チップ110に、入力I/O回路122と、出力I/O回路124とが配置される。半導体チップ110のチップコア部のベーシックセルエリアに、遅延評価回路を含むテストセル130が配置されている。テストセル130は、第1の配線層のみで互いに接続された複数段のインバータ列から構成された第1の遅延回路150と、遅延評価切換回路152とを含み、スルーパスを介して入力I/O回路122と出力I/O回路124との遅延時間を測定するための第1の測定モードと、第1の遅延回路150を介して入力I/O回路122と出力I/O回路124との遅延時間を測定するための第2の測定モードとを切り換えられるようになっている。

請求項（抜粋）：

第1のI/O回路から入力され第2のI/O回路から出力される信号の遅延評価を行うためのテストセルを含む半導体装置であって、前記第1のI/O回路からの入力信号をそれぞれ互いに異なる第1〜第Nの遅延値だけ遅延させて前記第2のI/O回路に出力するための第1〜第Nの遅延パスと、前記第1のI/O回路からの信号を第1〜第Nの遅延パスのいずれを介して第2のI/O回路に出力させるかを切り換える遅延パス切換回路と、を含むことを特徴とする半導体装置。

IPC (4件)：

G01R 31/28 ,  G01R 31/317 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

G01R 31/28 V ,  G01R 31/28 A ,  H01L 27/04 T

Fターム (14件)：

2G032AA01 ,  2G032AB06 ,  2G032AD01 ,  2G032AD06 ,  2G032AK11 ,  2G032AL14 ,  5F038BE08 ,  5F038CD08 ,  5F038CD09 ,  5F038CD13 ,  5F038DT02 ,  5F038DT03 ,  5F038DT15 ,  5F038EZ20

引用特許：

審査官引用 (5件)

• 半導体装置及びその遅延時間測定方法
  公報種別：公開公報   出願番号：特願平5-261694   出願人：日本電気株式会社
• 特開平4-128669
  
• 特開平4-265873
  
• 特開平2-126673
  
• 特開昭62-115379