特許

J-GLOBAL ID：200903088694768490

半導体集積回路装置

発明者： 遠藤 均
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-184515
公開番号（公開出願番号）：特開平11-015555
出願日： 1997年06月25日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 比較的簡単な回路規模で動作周波数範囲が広くでき、しかも安定的に動作する同期化回路及びロックインサイクルを短くでき、しかも安定的に動作する同期化回路を備えた半導体集積回路装置を提供する。【解決手段】 第1の端子から供給されるクロック信号を受けてそれを2進の重みを持った制御信号に対応して信号遅延を行わせる可変遅延回路を用い、位相比較器により上記第1の端子から供給されるクロック信号と上記可変遅延回路を通した上記クロック信号の遅延信号との位相比較し、その出力信号を遅延制御回路に供給し、その動作開始時において上記遅延制御信号の最上位ビットから順にセットして上記位相比較器の出力により上記第1の端子から供給されるクロック信号に対して遅延信号が遅れているならそのビットをリセットし、進んでいるならそのビットをセットして可変遅延回路に供給する遅延制御信号を形成する。

請求項（抜粋）：

第1の端子から供給されるクロック信号を受け、2進の重みを持った制御信号に対応した信号遅延を行わせる第1の可変遅延回路と、上記第1の可変遅延回路に対して2進の重みを持った遅延制御信号を供給する遅延制御回路と、上記第1の端子から供給されるクロック信号と、上記第1の可変遅延回路を通した上記クロック信号の遅延信号との位相比較を行い、その比較結果を上記遅延制御回路に伝える位相比較器とを備え、上記遅延制御回路は、動作開始時において上記遅延制御信号の最上位ビットから順にセットして上記位相比較器の出力により上記第1の端子から供給されるクロック信号に対して遅延信号が遅れているならそのビットをリセットし、進んでいるならそのビットをセットして上記遅延制御信号を形成することを特徴とする半導体集積回路装置。

IPC (3件)：

G06F 1/10 ,  H03K 5/13 ,  H03L 7/00

FI (3件)：

G06F 1/04 330 A ,  H03K 5/13 ,  H03L 7/00 D

引用特許：

審査官引用 (1件)

• ディジタルPLL回路
  公報種別：公開公報   出願番号：特願平6-235157   出願人：日本電気アイシーマイコンシステム株式会社