特許
J-GLOBAL ID：200903088744093384
チャンネルFNプログラム/消去回復スキーム
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外9名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-553960
公開番号（公開出願番号）：特表2002-518776
出願日： 1998年06月12日
公開日（公表日）： 2002年06月25日
要約：
【要約】浮遊ゲートメモリセルの制御ゲート及びチャンネルウェルを、そのセルに対するプログラムまたは消去プロセスが遂行された後に第1の回復電位及び第2の回復電位にそれぞれ回復させるための回復回路(930)が提供される。浮遊ゲートメモリセルは、第1のプログラム/消去電位にある第1のノード(702)に結合されている制御ゲート(80)と、浮遊ゲート(76)と、第1の導電型を有し、第2のプログラム/消去電位にある第2のノード(704)に結合されているチャンネルウェル(64)と、チャンネルウェル(64)内にあって第1の導電型とは異なる第2の導電型を有するドレイン(88)及びソース(72)とを含むことができる。回復回路(930)は、プログラムまたは消去プロセスが完了したことを指示する回復制御信号を供給する制御回路と、この回復制御信号に応答して制御ゲート(80)をチャンネルウェル(64)に接続する結合回路とを含んでいる。
請求項（抜粋）：
制御ゲート、浮遊ゲート、p型及びn型の一方である第1の導電型を有するチャンネルウェル、及び上記チャンネルウェル内にあって上記第1の導電型とは異なる第2の導電型を有するドレイン及びソース領域を備え、上記制御ゲートが第1のプログラム/消去電位にある第1のノードに結合され、上記チャンネルウェルが第2のプログラム/消去電位にある第2のノードに結合されている浮遊ゲートメモリセルにおいて、上記制御ゲートに第1の回復電位を回復させ、上記チャンネルウェルに第2の回復電位を回復させるための方法であって、 上記第1のノードと上記第2のノードとの間に電流通路を完成させるステップと、 上記第1のノードにおける電圧電位が第1のスイッチング電位とほぼ等しくなった時に第1の接地信号を生成するステップと、 上記第2のノードにおける電圧電位が第2のスイッチング電位とほぼ等しくなった時に第2の接地信号を生成するステップと、 上記第1の接地信号に応答し、上記第2のノードと第1の参照ノードとの間に電気通路を設けて上記第1の参照ノードを上記第2の回復電位にバイアスするステップと、 上記第2の接地信号に応答し、上記第1のノードと第2の参照ノードとの間に電気通路を設けて上記第2の参照ノードを上記第1の回復電位にバイアスするステップと、を含んでいることを特徴とする方法。
Fターム (5件)：
5B025AA02
, 5B025AD03
, 5B025AD08
, 5B025AD09
, 5B025AE00
