特許
J-GLOBAL ID：200903088892645710
コンピュータのための再構成可能なロジック
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2001-560843
公開番号（公開出願番号）：特表2003-524969
出願日： 2001年02月14日
公開日（公表日）： 2003年08月19日
要約：
【要約】システム(20)が開示され、これは、プログラマブル・ロジック(50)、インターフェース・メモリ(60)およびロジック・デザイン・メモリ(80)を有する再構成可能なロジック回路(40)を含む。メモリ(80)はいくつかのロジック・デザインを格納し、それぞれがプログラマブル・ロジック(50)を構成するように動作可能である。また、再構成可能なロジック回路(40)に結合されたコンピュータ(22)も含まれ、これは同時に1つまたは複数のアプリケーション・プログラムおよびインターフェース・プログラムを実行する。アプリケーション・プログラムは、再構成可能なロジック回路(40)を利用するためのいくつかの要求を生成し、インターフェース・プログラムが要求に、いくつかの共存するプログラム・インターフェースを開くことによって応答する。再構成可能なロジック回路(40)は、インターフェース・プログラムに応答して、いくつかのインターフェース・バッファをメモリ(60)において提供し、インターフェース・バッファはそれぞれインターフェースのうち対応するものに属し、それぞれがコンピュータ(22)と再構成可能なロジック回路(40)の間を通過するデータを格納するように動作可能である。
請求項（抜粋）：
プログラマブル・ロジック、第1のメモリおよび第2のメモリを含み、前記第1のメモリは、前記プログラマブル・ロジックを構成するようにそれぞれ動作可能ないくつかのロジック・デザインを格納するように構成された再構成可能なロジック回路と、 前記再構成可能なロジック回路に結合され、1つまたは複数のアプリケーション・プログラムおよびインターフェース・プログラムを同時に実行するように動作可能なコンピュータであって、1つまたは複数のアプリケーション・プログラムは、前記再構成可能なロジック回路を利用するためのいくつかの要求を生成し、インターフェース・プログラムは要求に応答して、1つまたは複数のアプリケーション・プログラムと前記再構成可能なロジック回路の間に共存するいくつかのプログラム・インターフェースを開き、インターフェースはそれぞれ前記第1のメモリに格納されたロジック・デザインのうち1つに対応するコンピュータとを備えるシステムであって、 前記再構成可能なロジック回路はインターフェース・プログラムに応答して、いくつかのインターフェース・バッファを前記第2のメモリ内に提供し、インターフェース・バッファはそれぞれインターフェースのうち対応するものに属し、それぞれが前記コンピュータと前記再構成可能なロジック回路の間を通過するデータを格納するように動作可能であるシステム。
Fターム (5件)：
5J042BA01
, 5J042BA08
, 5J042BA11
, 5J042CA20
, 5J042DA05
