特許
J-GLOBAL ID：200903089000705213
半導体装置及び半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-176652
公開番号（公開出願番号）：特開平7-202012
出願日： 1994年07月28日
公開日（公表日）： 1995年08月04日
要約：
【要約】【目的】 自己整合シリサイド形成(サリサイド)プロセスを含むCMOSプロセスを用いて半導体基板上に容量を搭載することができる高速且つ高密度な半導体装置を提供する。【構成】 P型半導体基板101上に第1及び第2のポリシリコンゲート電極104a,104bが設けられている。第1のポリシリコンゲート電極104aの側面には側壁絶縁膜108aが設けられ、第2のポリシリコンゲート電極104bの上には側壁絶縁膜108aと同一の工程により形成された容量絶縁膜108bが設けられている。容量絶縁膜108bの一部の上には第3のTiシリサイド層114cが設けられている。第2のポリシリコンゲート電極104bと第3のTiシリサイド層114cとの間には容量絶縁膜108bが存在しているため、両者は電気的に接続されておらず、第2のポリシリコンゲート電極104bと第3のTiシリサイド層114cとを両電極とする平行平板容量が形成されている。
請求項（抜粋）：
半導体基板上に形成されておりゲート電極を有する第1のトランジスタと、前記半導体基板上に形成されておりゲート電極を有する第2のトランジスタと、前記第1のトランジスタのゲート電極の側面に形成された側壁絶縁膜と、前記第2のトランジスタのゲート電極の上に前記第1のトランジスタの側壁絶縁膜と同一の工程により形成された絶縁領域と、該絶縁領域の上を通るように形成された導電膜とを備えていることを特徴とする半導体装置。
IPC (4件)：
H01L 21/8238
, H01L 27/092
, H01L 27/04
, H01L 21/822
H01L 27/08 321 D
, H01L 27/04 U
, H01L 27/08 321 F
