特許

J-GLOBAL ID：200903089064178470

半導体装置

発明者： 安原 紀夫 ,  中川 明夫 ,  舟木 英之 ,  末代 知子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-065759
公開番号（公開出願番号）：特開平11-266018
出願日： 1998年03月16日
公開日（公表日）： 1999年09月28日
要約：

【要約】【課題】横型IGBTのオン電流を大きくする。【解決手段】n- 型ドリフト層33の表面内にはn型バッファ層34及びp型ベース層35が形成される。n型バッファ層34表面内にはp+ 型ドレイン層36が形成される。p型ベース層35の表面内にはn+ 型ソース層37及びp+ 型コンタクト層38が形成される。n+ 型ソース層37とn- 型ドリフト層33とで挟まれたp型ベース層35の表面に対向するように、ゲート絶縁膜41を介してメインゲート電極42が配設される。メインゲート電極42の下でp型ベース層35を挟んでn+ 型ソース層37と対向するように、n- 型ドリフト層33の表面内にn型中継層51が形成される。n型中継層51は、n- 型ドリフト層33からp型ベース層35に亘って延在する。n型中継層51を設けることにより、チャネル抵抗が小さくなる。

請求項（抜粋）：

高抵抗の半導体活性層を用いて形成された第1導電型のドリフト層と、前記ドリフト層の表面に形成された第1または第2導電型のドレイン層と、前記ドリフト層の表面に形成された第2導電型のベース層と、前記ベース層の表面に形成された第1導電型のソース層と、前記ドレイン層にコンタクトするドレイン電極と、前記ソース層及び前記ベース層にコンタクトするソース電極と、前記ソース層と前記ドリフト層とで挟まれた、前記ドレイン層側に位置する前記ベース層の表面に対してゲート絶縁膜を介して対向するメインゲート電極と、を具備する半導体装置において、前記メインゲート電極の下で前記ベース層を挟んで前記ソース層と対向する対向部分を有するように、前記ドリフト層より低抵抗で且つ第1導電型の中継層が前記ドリフト層の表面に形成され、前記中継層の第1導電型不純物の表面濃度が2×1016cm-3〜2×1017cm-3であることを特徴とする半導体装置。

IPC (4件)：

H01L 29/786 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78

FI (6件)：

H01L 29/78 616 S ,  H01L 27/08 102 F ,  H01L 29/78 301 J ,  H01L 29/78 622 ,  H01L 29/78 655 Z ,  H01L 29/78 656 B

引用特許：

審査官引用 (2件)

• 横型IGBT
  公報種別：公開公報   出願番号：特願平8-213710   出願人：株式会社東芝
• 絶縁ゲートバイポーラトランジスタ
  公報種別：公開公報   出願番号：特願平8-140561   出願人：富士電機株式会社