特許
J-GLOBAL ID：200903089087917980
低スイッチング雑音論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-203523
公開番号（公開出願番号）：特開2000-036561
出願日： 1998年07月17日
公開日（公表日）： 2000年02月02日
要約：
【要約】【課題】 アナログ・デジタル混載LSI等において、クロストークを低減すること。【解決手段】 デジタル回路を構成するCMOS論理回路の電源側、グランド側端子の少なくとも一方に、静電容量を付加し、静電容量が付加された端子と静電容量との間に抵抗要素を接続し、論理素子のオン、オフ時の充放電を緩慢化することでピーク電流による雑音を低減するものである。
請求項（抜粋）：
CMOS論理回路において、CMOS論理回路の電源側、グランド側の少なくとも一方に容量素子を付加し、該容量素子が付加された側の端子と容量素子との間に抵抗要素を接続し、容量素子と抵抗要素で形成される時定数を、CMOS論理回路の負荷容量とトランジスタのオン抵抗等で形成される時定数より十分大きく設定したことを特徴とする低スイッチング雑音論理回路。
IPC (2件)：
Fターム (9件)：
5F038BH02
, 5F038BH03
, 5F038BH19
, 5F038CD02
, 5F038CD03
, 5F038CD12
, 5F038DF01
, 5F038DF12
, 5F038EZ20
