特許
J-GLOBAL ID：200903089185670534

ウエハ-レベルパッケ-ジ及びウエハ-レベルパッケ-ジを用いた半導体装置の製造方法

発明者：
丸山 茂幸

丸山 茂幸 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-374804
公開番号（公開出願番号）：特開2000-196021
出願日： 1998年12月28日
公開日（公表日）： 2000年07月14日
要約：
【要約】【課題】本発明は予備試験(PT)及び最終試験(FT)が実施されるウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法に関し、製造効率の向上及び製造コストの低減を図ることを課題とする。【解決手段】複数の半導体チップ回路形成領域12(回路領域) 内に複数のチップ端子13が形成されてなる半導体ウエハー11と、チップ端子13をチップ端子形成位置から異なる位置に引き出すと共に外部接続端子14が形成されてなる再配線15と、外部接続端子14が外部に露出するよう設けられると共に再配線を被覆する封止樹脂22とを具備するウエハーレベルパッケージに関する。そして、上記チップ端子13の内、試験実施時に用いられるチップ端子13A を再配線15により回路領域12の外部位置に引出し、かつ、引き出されたこの再配線15と接続するよう試験端子16を設けると共に、この試験端子16が封止樹脂22から露出するよう構成する。
請求項（抜粋）：
複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウェーハ上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、を具備するウエハーレベルパッケージにおいて、前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引出し、かつ、引き出された該再配線と接続するよう試験端子を設けたことを特徴とするウエハーレベルパッケージ。
IPC (6件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 21/66 ,  H01L 21/301 ,  H01L 21/82 ,  H01L 21/3205
FI (5件)：
H01L 27/04 E ,  H01L 21/66 F ,  H01L 21/78 A ,  H01L 21/82 P ,  H01L 21/88 T
Fターム (46件)：
4M106AA01 ,  4M106AA02 ,  4M106AA07 ,  4M106AA08 ,  4M106AB07 ,  4M106AB12 ,  4M106AC02 ,  4M106AC13 ,  4M106AD02 ,  4M106AD06 ,  4M106AD10 ,  4M106AD13 ,  4M106AD30 ,  4M106BA14 ,  4M106CA56 ,  4M106CA70 ,  5F033PP15 ,  5F033PP19 ,  5F033PP26 ,  5F033RR04 ,  5F033XX37 ,  5F038AV15 ,  5F038BE07 ,  5F038BE09 ,  5F038BH11 ,  5F038CA03 ,  5F038CA10 ,  5F038CA13 ,  5F038CA15 ,  5F038DF05 ,  5F038DT04 ,  5F038DT08 ,  5F038DT10 ,  5F038EZ04 ,  5F038EZ20 ,  5F064AA10 ,  5F064BB01 ,  5F064BB13 ,  5F064BB31 ,  5F064DD32 ,  5F064DD39 ,  5F064DD42 ,  5F064EE22 ,  5F064EE27 ,  5F064EE51 ,  5F064FF27
引用特許：
審査官引用 (5件)
  • 特開平3-266446
  • 半導体装置
    公報種別：公開公報   出願番号：特願平4-159269   出願人：日本電気株式会社
  • 特開平2-003948
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