特許

J-GLOBAL ID：200903089430391131

FPGA

発明者： 畔上 謙吾 ,  山下 公一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-273931
公開番号（公開出願番号）：特開平7-131336
出願日： 1993年11月02日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】意味的に等価である入力信号線(又は入力信号線の束)の対は、置換しても基本セルの出力が変化しないことに着目し、かかる入力信号線(又は入力信号線の束)の対とバスとの間を排他的に接続することにより、プログラムスイッチの総数を大幅に削減してハードウエア規模の増大回避を図る。【構成】多数の信号線からなるバスと多数の入力信号線との間の接続状態をプログラムし、該プログラム内容に応じた論理機能を実現する基本セルを備えるFPGAにおいて、前記多数の入力信号線のうち、置換しても基本セルの出力が変化しない入力信号線(又は入力信号線の束)の対を見い出し、該入力信号線(又は入力信号線の束)の対と前記バスとの間の接続を排他的に行い得るようにプログラムスイッチを設置する。

請求項（抜粋）：

多数の信号線からなるバスと多数の入力信号線との間の接続状態をプログラムし、該プログラム内容に応じた論理機能を実現する基本セルを備えるFPGAにおいて、前記多数の入力信号線のうち、置換しても基本セルの出力が変化しない入力信号線(又は入力信号線の束)の対を見い出し、該入力信号線(又は入力信号線の束)の対と前記バスとの間の接続を排他的に行い得るようにプログラムスイッチを設置したことを特徴とするFPGA。

IPC (2件)：

H03K 19/177 ,  H01L 21/82

引用特許：

審査官引用 (3件)

• 特開平2-090719
  
• 特開平2-010920
  
• プログラマブル論理アレイ集積回路
  公報種別：公開公報   出願番号：特願平4-234868   出願人：アルテラコーポレーション