高速コンパレータ回路

発明者：
出願人/特許権者：
代理人 (1件)：三俣弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平6-323937
公開番号（公開出願番号）：特開平8-056142
出願日： 1994年12月02日
公開日（公表日）： 1996年02月27日
要約：

【要約】 (修正有)【目的】省電力消費型高速コンパレータを提供する。【構成】入力信号と基準信号とを比較する。回路は、4個のトランジスタからなり、第1と第2の相補トランジスタは、直列接続され第1インバータ202を形成する。第3と第4の相補トランジスタH,直列接続され第2インバータ204を形成する。この第1と第2の相補トランジスタの間に第1ノード1が、そして、第3と第4のトランジスタの間に第2ノード2が形成される。この第1と第3のトランジスタは、第3ノード3で結合される。第2と第4のトランジスタは、第4ノード4で結合される。

請求項（抜粋）：

第1電圧(VIN)を有する入力信号と第2電圧(VREF)を有する基準信号とを比較し、これらの信号電圧の大小を比較する高速コンパレータ回路において、(A)直列に接続され、その間に第1ノード(1)を形成する第1対の相補トランジスタ(M1,M3)を有する第1インバータ(202)と、(B)直列に接続され、その間に第2ノード(2)を形成する第2対の相補トランジスタ(M2,M4)を有する第2インバータ(204)と、前記第1対の相補トランジスタ(M1,M3)のゲートは前記第2ノード(2)に接続され、前記第2対の相補トランジスタ(M2,M4)のゲートは前記第1ノード(1)に接続され、前記第1と第2のインバータは第3ノード(3)と第4ノード(4)の間に並列に接続され、(C)第1電力供給電圧(VDD)と前記第3ノード(3)との間に接続される第1トランジスタ(M6)と、(D)第2電力供給電圧(VSS)と前記第4ノード(4)との間に接続される第2トランジスタ(M5)と、(E)入力信号と基準信号とを前記第1ノードと第2ノードに、第1期間の間入力する手段(MS1,MS2)と、(F)前記第1トランジスタ(M6)と第2トランジスタ(M5)のゲート電圧を制御する手段(5,6)と、a)前記制御手段(5,6)は、第1と第2のインバータ(202、204)が入力信号と基準信号との間の電圧差を第2期間の間増幅させ、b)前記第1と第2のインバータ(202、204)が、前記第1と第2のノードの1つを第1電力供給電圧に、他の1つを第2電力供給電圧に第3期間の間、前記電圧差に基づいて増幅させ、(G)前記第3期間の後、前記第1ノード(1)と第2ノード(2)にかかる電圧を検知し、前記入力信号電圧と基準信号電圧との大小を決定する手段と、からなることを特徴とする高速コンパレータ回路。

IPC (3件)：

H03K 5/08 , G01R 19/165 , H03K 3/353

引用特許：

審査官引用 (3件)

特開昭58-218222
電圧比較回路
公報種別：公開公報出願番号：特願平3-304292 出願人：日本電気株式会社
特開昭58-218222

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