同期型半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-005781
公開番号（公開出願番号）：特開平9-198875
出願日： 1996年01月17日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】低消費電流で高速動作するSDRAMを実現する。【解決手段】クロックバッファ回路(1)からの第1の内部クロック信号(intCLK0)に従って外部クロックイネーブル信号(extCKE)を取込み、入力バッファイネーブル信号を生成して入力バッファ回路(30)へ与える。入力バッファ回路30は、この入力バッファイネーブル信号(intZCKE0)に従ってその電流経路が遮断される。内部クロック信号の立上がりに同期して入力バッファイネーブル信号の状態を変化させているため、外部信号のセットアップ時間を十分確保して、入力バッファ回路の消費電流を低減することができる。

請求項（抜粋）：

外部から与えられる外部クロック信号に同期して動作する同期型半導体記憶装置であって、前記外部クロック信号に従って第1の内部クロック信号を生成するクロックバッファ手段、前記外部クロック信号の有効を指示する外部から与えられる外部クロックイネーブル信号を前記第1の内部クロック信号に同期して取込み前記外部クロックイネーブル信号の活性化時活性状態とされる入力バッファイネーブル信号を生成して出力するラッチ手段、前記入力バッファイネーブル信号を遅延して内部クロックイネーブル信号を生成するクロックイネーブル手段、前記内部クロックイネーブル信号の活性化時に活性状態とされ、前記外部クロック信号に従って第2の内部クロック信号を生成する内部クロック生成手段、および前記入力バッファイネーブル信号の活性化時活性状態とされて前記外部クロック信号および前記外部クロックイネーブル信号と異なる外部から与えられる信号をバッファ処理する入力バッファ手段を備え、前記入力バッファ手段は第1および第2の電源供給ノード上の電圧を動作電源電圧として動作しかつ前記入力バッファイネーブル信号の非活性化時前記第1および第2の電源供給ノード間の電流が流れる経路を遮断する手段を含み、さらに前記第2の内部クロック信号に同期して前記入力バッファ手段の出力信号をラッチして内部信号を生成する内部信号生成手段を備える、同期型半導体記憶装置。

IPC (2件)：

G11C 11/413 , G11C 11/417

FI (2件)：

G11C 11/34 J , G11C 11/34 305

引用特許：

審査官引用 (1件)

半導体メモリ
公報種別：公開公報出願番号：特願平5-248359 出願人：三星電子株式会社

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