特許
J-GLOBAL ID：200903089748561389

半導体集積回路

発明者：
山本 覚

山本 覚 について

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魚住 俊弥

魚住 俊弥 について

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佐俣 充則

佐俣 充則 について

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上田 啓介

上田 啓介 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2007-190501
公開番号（公開出願番号）：特開2009-027581
出願日： 2007年07月23日
公開日（公表日）： 2009年02月05日
要約：
【課題】ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供すること。【解決手段】半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。ディジタルループフィルタ12は、第1ゲインαを有して位相比較器10、11のディジタル位相出力信号θが供給される比例パス12aと、第2ゲインβを有して信号θが供給される積分パス12b、12c、12dと、信号θの大きさを判定する判定器12g、12hを含む。ディジタル位相出力信号θの大きさが所定の基準値θthよりも大きい場合には、判定器12g、12hは第2ゲインβと第1ゲインαとの比β/αを大に設定する。【選択図】図1
請求項（抜粋）：
位相比較器と、ディジタルループフィルタと、ディジタル制御発振器と、フィードバック分周器とを含むディジタルフェーズロックドループを具備するものであり、 前記位相比較器は、第1入力端子と第2入力端子との入力信号の位相差に応答するディジタル位相出力信号を生成して、 前記ディジタルループフィルタには、前記位相比較器からの前記ディジタル位相出力信号が供給され、 前記ディジタル制御発振器に前記ディジタルループフィルタの出力信号が供給されることにより、前記ディジタルループフィルタの前記出力信号に応答して前記ディジタル制御発振器の発振出力信号の発振周波数が制御され、 前記ディジタル制御発振器の前記発振出力信号が供給されることにより、前記フィードバック分周器は前記位相比較器の前記第2入力端子に分周出力信号を供給するものであり、 前記ディジタルループフィルタは、第1ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される比例パスと、第2ゲインを有して前記位相比較器の前記ディジタル位相出力信号が供給される積分パスと、前記位相比較器の前記ディジタル位相出力信号の大きさを判定する判定器とを含み、 前記位相比較器の前記ディジタル位相出力信号の大きさが所定の基準値よりも大きい場合には、前記判定器は前記第2ゲインと前記第1ゲインとの比を大に設定するものである半導体集積回路。
IPC (3件)：
H03L 7/107 ,  H03L 7/093 ,  H04B 1/40
FI (3件)：
H03L7/10 C ,  H03L7/08 E ,  H04B1/40
Fターム (30件)：
5J106BB01 ,  5J106CC01 ,  5J106CC27 ,  5J106CC41 ,  5J106CC46 ,  5J106DD09 ,  5J106DD42 ,  5J106DD43 ,  5J106DD44 ,  5J106DD47 ,  5J106DD48 ,  5J106EE10 ,  5J106GG07 ,  5J106HH10 ,  5J106JJ04 ,  5J106KK02 ,  5J106KK22 ,  5J106KK25 ,  5J106LL01 ,  5J106LL04 ,  5J106QQ06 ,  5J106RR06 ,  5K011BA04 ,  5K011DA01 ,  5K011DA03 ,  5K011DA06 ,  5K011DA12 ,  5K011DA14 ,  5K011JA01 ,  5K011KA04
引用特許：
出願人引用 (10件)
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審査官引用 (9件)
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引用文献：
出願人引用 (1件)
  • Phase-domain all-digital phase-locked loop
審査官引用 (1件)
  • Phase-domain all-digital phase-locked loop

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