特許

J-GLOBAL ID：200903090002631673

半導体装置の製造方法

発明者： 西田 彰男 ,  楠川 喜久雄 ,  山中 俊明 ,  横山 夏樹 ,  木村 紳一郎 ,  鈴木 範夫 ,  土屋 修 ,  荻島 淳史
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平11-074999
公開番号（公開出願番号）：特開2000-269179
出願日： 1999年03月19日
公開日（公表日）： 2000年09月29日
要約：

【要約】【解決手段】 アクティブ領域とフィールド領域が密集して形成されたメモリマット部を有する半導体装置の製造方法において、半導体基板上に研磨ストッパー膜を堆積した後、フィールド領域の研磨ストッパー膜及び半導体基板をエッチングして溝を形成する。そして、溝を埋め込むように絶縁膜を堆積した後、メモリマット部上の上記絶縁膜を部分的にエッチング除去し、この状態で研磨ストッパー膜が露出するまで絶縁膜を化学的機械研磨する。【効果】 アクティブ領域上の研磨ストッパー膜の膜厚を薄くすることができ、フィールド領域の電気的な素子分離特性を向上させることができると同時に、化学的記載研磨の際のメモリマット部の中央付近でのシリコン基板の露出や外周付近でのシリコン窒化膜上の絶縁膜残りを防止することができ、メモリマット部の全てのアクティブ領域に電気的特性がそろった素子を形成することができる。

請求項（抜粋）：

メモリマット領域を有する半導体装置の製造方法において、半導体基板上に研磨ストッパー膜を堆積する工程と、上記研磨ストッパー膜及び上記半導体基板をエッチングし、フィールド領域に溝を形成する工程と、上記溝を埋め込むように絶縁膜を堆積する工程と、上記メモリマット領域上の上記絶縁膜を部分的にエッチング除去する工程と、上記研磨ストッパー膜が露出するまで上記絶縁膜を化学的機械研磨する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/306 ,  H01L 21/304 621 ,  H01L 27/10 311

FI (3件)：

H01L 21/306 D ,  H01L 21/304 621 D ,  H01L 27/10 311

Fターム (23件)：

5F043AA31 ,  5F043AA35 ,  5F043CC16 ,  5F043DD15 ,  5F043DD16 ,  5F043DD24 ,  5F043DD30 ,  5F043FF07 ,  5F043GG04 ,  5F043GG05 ,  5F043GG10 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083JA39 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR06 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52

引用特許：

審査官引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-218620   出願人：ソニー株式会社