特許

J-GLOBAL ID：200903090206214133

電力用半導体素子

発明者： 齋藤 渉
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-308406
公開番号（公開出願番号）：特開2008-124346
出願日： 2006年11月14日
公開日（公表日）： 2008年05月29日
要約：

【課題】オン抵抗が低く、信頼性が高い電力用半導体素子を提供する。【解決手段】パワーMOSFET101において、半導体基板20内に、nピラー層3及びpピラー層4が周期的に配列されたスーパージャンクション構造を形成する。また、半導体基板20にトレンチ溝21を形成し、その内部に埋込フィールドプレート電極11を埋設する。更に、pピラー層4のシート不純物濃度を深さ方向において変化させて、下方に行くほど低くする。これにより、埋込フィールドプレート電極11の下端部における電界集中を緩和し、高耐量と高信頼性を保持しながら、よりオン抵抗が低い電力用半導体素子を作製する。【選択図】図1

請求項（抜粋）：

半導体基板と、 前記半導体基板の上面に形成された複数のトレンチ溝と、 前記トレンチ溝の内面上に形成された埋込絶縁膜と、 前記トレンチ溝内に埋め込まれた埋込フィールドプレート電極と、 ゲート絶縁膜と、 前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、 前記半導体基板の下面側に設けられた第1の主電極と、 前記半導体基板の上面側に設けられた第2の主電極と、 を備え、 前記半導体基板は、 下面が前記第1の主電極に接続された第1導電型の第1半導体層と、 前記第1半導体層上に形成され、前記半導体基板の上面に平行な方向に沿って交互に配列された第1導電型の第2半導体層及び第2導電型の第3半導体層と、 前記第2半導体層及び前記第3半導体層の上方に形成され、前記第2の主電極に接続された第2導電型の第4半導体層と、 前記第4半導体層の上面に選択的に形成され、前記第2の主電極に接続された第1導電型の第5半導体層と、 を有し、 前記埋込絶縁膜は前記ゲート絶縁膜よりも厚く、 前記第2半導体層及び前記第3半導体層のうち少なくとも一方のシート不純物濃度が前記半導体基板の深さ方向において変化している部分を持ち、前記シート不純物濃度が変化している部分中の上側部分では、前記第3半導体層のシート不純物濃度は前記第2半導体層のシート不純物濃度よりも高く、前記部分中の下側部分では、前記第3半導体層のシート不純物濃度は前記第2半導体層のシート不純物濃度よりも低いことを特徴とする電力用半導体素子。

IPC (2件)：

H01L 29/78 ,  H01L 29/06

FI (3件)：

H01L29/78 652H ,  H01L29/78 652P ,  H01L29/78 653A

引用特許：

出願人引用 (1件)

• 縦型半導体装置
  公報種別：公開公報   出願番号：特願平11-290765   出願人：株式会社豊田中央研究所