半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：小池晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-238831
公開番号（公開出願番号）：特開平8-148575
出願日： 1995年09月18日
公開日（公表日）： 1996年06月07日
要約：

【要約】【課題】従来のバイポーラ・トランジスタ(BipTr)の製造プロセスに比べて最小限の工程追加で高性能の相補型BipTr を作製する。【解決手段】 p型半導体基板を用いる場合、(1) V-NPNTrのn+ 型埋込みコレクタ領域2の形成→(2) V-PNPTrのn型埋込み分離領域6の形成→(3) 素子分離領域9の形成(LOCOS 酸化)→(4) V-PNPTrのp+ 型埋込みコレクタ領域13Cの形成、の工程順をとる。工程(1),(3) は、バイポーラ・プロセス中で最も厳しい高温長時間の熱処理条件にて行われるが、工程(2),(4)を各々これらの後段に置くことで、n型エピタキシャル層(n-Epi)7中への埋込み分離領域6と埋込みコレクタ領域13Cの上方拡散をある程度抑えることができる。このため、n-Epi 7が薄くて済み、V-NPNTrのカーク効果を抑えて動作高速化を図ることができる。

請求項（抜粋）：

p型半導体基板上に縦型NPNトランジスタと縦型PNPトランジスタとが形成されてなる半導体装置であって、前記縦型PNPトランジスタのn型埋込み分離領域が前記縦型NPNトランジスタのn+ 型埋込みコレクタ領域よりも後に高エネルギー・イオン注入により形成され、かつ前記縦型PNPトランジスタのp+ 型埋込みコレクタ領域がその上のn型エピタキシャル層および該n型エピタキシャル層に形成される素子分離領域よりも後に形成されることにより、該n型エピタキシャル層の厚さが必要最小限に最適化されてなる半導体装置。

IPC (4件)：

H01L 21/8228 , H01L 27/082 , H01L 21/331 , H01L 29/73

FI (2件)：

H01L 27/08 101 C , H01L 29/72

引用特許：

出願人引用 (6件)

特開平3-034364
特開平4-215469
特開平1-227474

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審査官引用 (21件)

特開平3-034364
特開平3-034364
特開平3-034364

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