特許

J-GLOBAL ID：200903090330834123

半導体集積回路装置のレイアウト方法

発明者： 木村 文浩 ,  一宮 敬弘
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-197560
公開番号（公開出願番号）：特開2001-022816
出願日： 1999年07月12日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】クロックソースからゲーティッドセルを介したFF間のクロック信号のスキューを低減し、且つクロック信号部の消費電力を抑えることができる半導体集積回路装置のレイアウト方法を提供する。【解決手段】クロックソースに直接接続されるFF群に対してセルを加えるネットリスト変更工程101と、セルの駆動能力を選択し遅延値が均等となる様にゲーティッド回路の分割数とセルの駆動能力を割り当てるゲーティッド回路分割情報生成工程102と、各ゲーティッド回路を分割等するゲーティッド回路分割工程103と、分割されたクラスタと同数のゲーティッドセルを割り当てるゲーティッドセル分割工程104と、ゲーティッドセル前段CTS工程105とを含む。

請求項（抜粋）：

ゲーティッドクロック回路のクロックソースに直接接続される素子群に対してセルを加えたネット構造に変更するネットリスト変更工程と、変更後のネットリストに従って、配置または概略配線を行った結果に基づく各ゲーティッド回路の総負荷容量に応じてセルの駆動能力を選択し、遅延値が均等となる様にゲーティッド回路の分割数とセルの駆動能力を割り当てるゲーティッド回路分割情報生成工程と、このゲーティッド回路分割情報生成工程で生成された情報に基づいてクラスタリングを行い、各ゲーティッド回路を分割し分割された各クラスタの負荷容量が均等となる位置にゲーティッド回路分割情報生成工程で割り当てられた駆動能力を持つセルを挿入するゲーティッド回路分割工程と、前記ゲーティッド回路毎に前記ゲーティッド回路分割工程で分割されたクラスタと同数のゲーティッドセルを割り当て、前記ゲーティッドセルの駆動能力を前記クラスタの負荷容量が均等となる位置に挿入した前記セルの入力容量に応じて遅延値が均等となるように選択し、選択した駆動能力を持つ前記ゲーティッドセルを前記クラスタの負荷容量が均等となる位置に挿入した前記セルの近傍に挿入するゲーティッドセル分割工程と、クロックツリー方式でクロックソースと各ゲーティッドセル間に階層的なツリーを生成するゲーティッドセル前段CTS工程とを含む半導体集積回路装置のレイアウト方法。

IPC (5件)：

G06F 17/50 ,  G06F 1/10 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

G06F 15/60 658 K ,  G06F 1/04 330 A ,  G06F 15/60 658 U ,  H01L 21/82 W ,  H01L 27/04 D

Fターム (28件)：

5B046AA08 ,  5B046BA06 ,  5B079BA12 ,  5B079BC01 ,  5B079CC03 ,  5B079CC14 ,  5B079DD08 ,  5B079DD12 ,  5B079DD13 ,  5F038CA17 ,  5F038CD06 ,  5F038CD09 ,  5F038DF08 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA01 ,  5F064BB01 ,  5F064DD02 ,  5F064DD03 ,  5F064EE02 ,  5F064EE03 ,  5F064EE08 ,  5F064EE12 ,  5F064EE17 ,  5F064EE47 ,  5F064EE54 ,  5F064EE57 ,  5F064HH06

引用特許：

審査官引用 (2件)

• 半導体回路におけるクロック供給装置およびその設計方法
  公報種別：公開公報   出願番号：特願平9-253653   出願人：松下電器産業株式会社
• 半導体集積回路及びその設計方法
  公報種別：公開公報   出願番号：特願平9-115635   出願人：日本電気株式会社