特許

J-GLOBAL ID：200903090403942299

半導体装置

発明者： 大内 和也
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-172744
公開番号（公開出願番号）：特開2005-353831
出願日： 2004年06月10日
公開日（公表日）： 2005年12月22日
要約：

【課題】シリコンゲルマニウム層上の歪みシリコン層上に形成されたMOSFETを有する半導体装置において、トランジスタ特性の劣化を防止でき、歩留まりの低下を抑制することができる半導体装置を提供する。【解決手段】半導体装置11上には、シリコンゲルマニウム層12が形成されている。シリコンゲルマニウム層12上には、シリコン層13が形成されている。さらに、シリコン層13の表面領域にはシリサイド膜19が形成されている。【選択図】 図1

請求項（抜粋）：

半導体基板上に形成されたシリコンゲルマニウム層と、 前記シリコンゲルマニウム層上に形成されたシリコン層と、 前記シリコン層の表面領域に形成されたシリサイド膜と、 を具備することを特徴とする半導体装置。

IPC (3件)：

H01L29/78 ,  H01L21/28 ,  H01L29/417

FI (3件)：

H01L29/78 301B ,  H01L21/28 301S ,  H01L29/50 M

Fターム (44件)：

4M104AA01 ,  4M104BB01 ,  4M104BB19 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104DD50 ,  4M104DD78 ,  4M104DD84 ,  4M104FF14 ,  4M104FF26 ,  4M104FF31 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH15 ,  4M104HH16 ,  5F140AA05 ,  5F140AA10 ,  5F140AC28 ,  5F140BA01 ,  5F140BA05 ,  5F140BC11 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG27 ,  5F140BG34 ,  5F140BG37 ,  5F140BG45 ,  5F140BG53 ,  5F140BH14 ,  5F140BH21 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK29 ,  5F140BK34 ,  5F140BK39 ,  5F140CB04 ,  5F140CF04

引用特許：

出願人引用 (1件)

• デバイス分離形成後にSi選択エピタキシャル堆積を使用する歪みSiCMOS構造の製造方法
  公報種別：公開公報   出願番号：特願2001-224086   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション