特許
J-GLOBAL ID：200903090524186653
半導体装置
発明者：
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出願人/特許権者：
代理人 (2件)：
和泉 良彦
, 小林 茂
公報種別：公開公報
出願番号（国際出願番号）：特願2003-420383
公開番号（公開出願番号）：特開2005-183563
出願日： 2003年12月18日
公開日（公表日）： 2005年07月07日
要約：
【課題】素子サイズを削減し、製造工程の簡単な半導体装置を提供する。 【解決手段】ドレイン領域2とヘテロ接合を形成し、ソース電極7に接続され、かつ、ドレイン領域2を形成する半導体基体とはバンドギャップが異なったヘテロ接合半導体領域9を備えるように構成した半導体装置。ヘテロ接合半導体領域の導電型もしくは不純物濃度を変えることで、ドレイン領域との間に形成される伝導電子に対するエネルギー障壁を所望の大きさに設定することが可能である。これは、金属材料の仕事関数によって一義的にエネルギー障壁の大きさが決まってしまうショットキー接合にはない特性で、スイッチ素子であるMOSFETの耐圧系に応じた受動素子の最適設計が容易となり、逆方向導通時の拡散電位を抑え単位面積あたりの集積度を向上することが可能となる。そのため素子サイズを削減し、製造工程を簡略にすることが出来る。【選択図】図1
請求項（抜粋）：
第一導電型の半導体基体からなるドレイン領域の所定領域に、第二導電型のベース領域および第一導電型のソース領域を有し、前記ドレイン領域および前記ソース領域にそれぞれ接続するドレイン電極およびソース電極を有し、さらに、少なくとも前記ドレイン電極と前記ソース電極間を流れる電流を制御するべく設けられたゲート電極を有する三端子スイッチ素子において、
前記ドレイン領域とヘテロ接合を形成し、前記ソース電極に接続され、かつ、前記ドレイン領域の前記半導体基体とはバンドギャップが異なったヘテロ接合半導体領域が形成されていることを特徴とする半導体装置。
IPC (2件)：
FI (8件)：
H01L29/78 652T
, H01L29/78 652C
, H01L29/78 652J
, H01L29/78 652L
, H01L29/78 653A
, H01L29/78 657D
, H01L21/28 301A
, H01L21/28 301Z
4M104AA01
, 4M104AA03
, 4M104AA04
, 4M104AA07
, 4M104AA10
, 4M104BB01
, 4M104CC00
, 4M104CC03
, 4M104FF01
, 4M104FF27
, 4M104GG06
, 4M104GG09
, 4M104GG10
, 4M104GG11
, 4M104GG14
, 4M104GG15
, 4M104HH14
