特許

J-GLOBAL ID：200903090625121161

メモリセルアレイ、不揮発性記憶ユニットおよび不揮発性半導体記憶装置

発明者： 岡澤 武
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-276873
公開番号（公開出願番号）：特開2002-170379
出願日： 2001年09月12日
公開日（公表日）： 2002年06月14日
要約：

【要約】【課題】ワード線、ビット線の容量を実質的に低減してMRAMメモリセルアレイの規模の限界を広げる。【解決手段】メモリセルアレイのアレイ構成を、ワード線、ビット線を主/副構成にし、切り換え用に選択トランジスタを設ける。具体的には、主ワード線MW1〜MW(2m)、主ビット線MB1〜MB(2n)をメモリセルアレイ1の全体に共通して設け、ワード選択トランジスタWT11〜WT4mおよびビット選択トランジスタBT11〜BT4nを介して副ワード線SW11〜SW1m、SW21〜SW2m、SW31〜SW3m、SW41〜SW4mおよび副ビット線SB11〜SB1n、SB21〜SB2n、SB31〜SB3n、SB41〜SB4nに接続する。ワード選択線WSL1,WSL2およびビット選択線BSL1,BSL2によりメモリセルブロックを選択する。

請求項（抜粋）：

第1の強磁性層と第2の強磁性層とこれらに挟まれた絶縁層とを有し第1の強磁性層の磁化の方向と第2の強磁性層の磁化の方向との差として情報を記憶するメモリ素子を含むメモリセルをマトリクス状に配置したメモリセルアレイにおいて、第1の方向に伸びた複数の副ワード線と、前記第1の方向とは異なる第2の方向に伸びた複数の副ビット線と、それぞれの副ワード線と副ビット線との交差部に設けられた前記メモリセルと、副ワード線のそれぞれに対応して設けられ副ワード線にソースまたはドレインの一方が接続された複数のワード選択トランジスタと、副ビット線のそれぞれに対応して設けられ副ビット線にソースまたはドレインの一方が接続された複数のビット選択トランジスタと、を有するメモリセルブロックがj行k列(j,kは正整数)配置されたメモリセルブロックマトリクスと、メモリセルブロックマトリクスのk個のメモリセルブロック列に対応して設けられ各メモリセルブロック列内のメモリセルブロックに含まれるワード選択トランジスタのゲートに接続されたk本のワード選択線と、メモリセルブロックマトリクスのj個のメモリセルブロック行に対応して設けられ各メモリセルブロック行内のメモリセルブロックに含まれるビット選択トランジスタのゲートに接続されたj本のビット選択線と、メモリセルブロックマトリクスの同一列に配置されたj個のメモリセルブロックに含まれる副ワード線の総数と同数で副ワード線と同一方向に伸びた主ワード線と、メモリセルブロックマトリクスの同一行に配置されたk個のメモリセルブロックに含まれる副ビット線の総数と同数で副ビット線と同方向に伸びた主ビット線と、を備え、主ワード線のそれぞれが、対応する副ワード線に接続されたk個のワード選択トランジスタのソースまたはドレインの他方と接続され、主ビット線のそれぞれが、対応する副ビット線に接続されたj個のビット選択トランジスタのソースまたはドレインの他方と接続されたことを特徴とするメモリセルアレイ。

IPC (5件)：

G11C 11/15 ,  G11C 11/14 ,  G11C 29/00 603 ,  H01L 27/105 ,  H01L 43/08

FI (5件)：

G11C 11/15 ,  G11C 11/14 A ,  G11C 29/00 603 Z ,  H01L 43/08 Z ,  H01L 27/10 447

Fターム (11件)：

5F083FZ10 ,  5F083GA02 ,  5F083GA03 ,  5F083KA03 ,  5F083KA06 ,  5F083LA28 ,  5L106CC01 ,  5L106CC16 ,  5L106CC17 ,  5L106CC22 ,  5L106GG06

引用特許：

審査官引用 (2件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-232689   出願人：シャープ株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-312064   出願人：三菱電機株式会社