特許

J-GLOBAL ID：200903090669097845

不揮発性半導体記憶装置

発明者： 亀井 輝彦
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-221789
公開番号（公開出願番号）：特開2003-036686
出願日： 2001年07月23日
公開日（公表日）： 2003年02月07日
要約：

【要約】【課題】 ツインメモリセルへのリード動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供する。【解決手段】 1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するツインメモリセルを、複数配列してなるメモリセルアレイ領域を有する。ツインメモリセルの前記第1,第2の不揮発性メモリ素子の一方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子の制御電圧は、読み出し電圧が印加されるサブコントロールゲートに接続されたコントロールゲート線選択スイッチング素子の制御電圧より大きい。

請求項（抜粋）：

1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するツインメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域を分割した複数のブロック領域の各々に設けられ、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子に接続されて前記第1の方向に沿って延びる、複数の第1のサブコントロールゲート線および複数の第2のサブコントロールゲート線と、前記第1の方向に沿って配置された前記ブロック領域に亘って延在形成され、前記第1の方向に沿って配置された前記ブロック領域内の前記複数のサブコントロールゲート線の各々に共通接続される複数のメインコントロールゲート線と、前記複数のメインコントロールゲート線の各々と、前記複数のサブコントロールゲート線の各々との共通接続箇所に、制御電圧に基づいて接続/非接続をそれぞれ選択する複数のコントロールゲート線選択スイッチング素子と、前記複数のコントロールゲート線選択スイッチング素子に前記制御電圧を供給するコントロールゲート線選択ドライバと、を有し、前記複数のサブコントロールゲート線の各々は、前記第2の方向で隣接する一方の前記ツインメモリセルの前記第1のコントロールゲートと、他方の前記ツインメモリセルの前記第2のコントロールゲートとにそれぞれ接続され、前記複数のコントロールゲート線選択スイッチング素子は、前記複数のサブコントロールゲート線のうち、前記第2の方向にて1本置きに配置された半数のサブコントロールゲート線に接続された第1のコントロールゲート線選択スイッチング素子群と、残りの半数のサブコントロールゲート線に接続された第2のコントロールゲート線選択スイッチング素子群とを有し、前記コントロールゲート線選択ドライバは、前記第1のコントロールゲート線選択スイッチング素子群に第1の制御電圧を供給する第1のコントロールゲート線選択ドライバと、前記第2のコントロールゲート線選択スイッチング素子群に第2の制御電圧を供給する第2のコントロールゲート線選択ドライバとを有し、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の一方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第1のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第1のコントロールゲート線選択ドライバは前記第2の制御電圧より高い前記第1の制御電圧を前記第1のコントロールゲート線選択スイッチング素子群に供給し、前記ツインメモリセルの前記第1,第2の不揮発性メモリ素子の他方よりデータ読み出しをする時であって、オーバーライド電圧が印加されるサブコントロールゲート線に接続されたコントロールゲート線選択スイッチング素子が前記第2のコントロールゲート線選択スイッチング素子群に含まれる時に、前記第2のコントロールゲート線選択ドライバは前記第1の制御電圧より高い前記第2の制御電圧を前記第2のコントロールゲート線選択スイッチング素子群に供給することを特徴とする不揮発性半導体記憶装置。

IPC (2件)：

G11C 16/06 ,  G11C 16/02

FI (3件)：

G11C 17/00 633 B ,  G11C 17/00 633 D ,  G11C 17/00 611 F

Fターム (8件)：

5B025AA07 ,  5B025AC02 ,  5B025AD02 ,  5B025AD03 ,  5B025AD04 ,  5B025AD06 ,  5B025AD10 ,  5B025AE07

引用特許：

出願人引用 (1件)

• 裏打ちTWINMONOSメモリアレイにおける配線の裏打ち方法および選択方法
  公報種別：公開公報   出願番号：特願2002-086923   出願人：ヘイロエルエスアイインコーポレイテッド