特許

J-GLOBAL ID：200903090761419107

パターン形成方法及びそれを用いた液晶表示装置の製造方法

発明者： 城戸 秀作
出願人/特許権者： 鹿児島日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-058138
公開番号（公開出願番号）：特開2002-258486
出願日： 2001年03月02日
公開日（公表日）： 2002年09月11日
要約：

【要約】【課題】露光量の違いを利用して膜厚の異なる感光膜パターンを形成し、その膜厚の差を利用してその下の被エッチング膜をエッチングして製造工程の短縮を図る場合、感光膜パターンのうち薄い方の感光膜パターンがエッチング除去されたときに厚い方の感光膜パターンも同時にエッチングされ、その形状はエッチング前の形状とは大幅に異なってしまうという問題がある。【解決手段】レジスト凹部5の薄い方の感光膜パターンをエッチング除去するときに、厚い方の感光膜パターンの上層9をエッチングされにくいシリカ膜10に改質するので、厚い方の感光膜パターンはその平面形状をエッチング前の形状に維持することができる。従って、薄い方の感光膜パターンがエッチングされて残るシリカ膜10及びレジストマスク11をマスクとして得られるエッチングパターンの形状8は、設計値に近い形状となる。

請求項（抜粋）：

被エッチング膜上に第1レジスト膜及び第2レジスト膜を順に堆積し、前記第1レジスト膜のみの領域と前記第1レジスト膜の上に前記第2レジスト膜が積層した領域が前記第1レジスト膜で連結した形状に前記第1レジスト膜及び前記第2レジスト膜をパターニングして第1のレジストマスクを形成する工程と、前記第1のレジストマスクをマスクとして前記被エッチング膜に1回目のエッチングを行う工程と、前記第1のレジストマスクをエッチングして前記第1レジスト膜のみからなる領域を除去し、前記第1のレジストマスクを前記第1レジスト膜及び前記第2レジスト膜からなる残存レジストマスクとして残す工程と、前記残存レジストマスクをマスクとして前記被エッチング膜に2回目のエッチングを行う工程と、を有するパターン形成方法であって、前記残存レジストマスクを形成する工程が、前記第1のレジストマスクのうち前記第1レジスト膜のみからなる領域を除去するときには前記第2レジスト膜の少なくとも一部が前記第1レジスト膜よりもエッチング耐性のあるレジスト膜となっていることを特徴とするパターン形成方法。

IPC (10件)：

G03F 7/095 ,  G02F 1/1368 ,  G03F 7/26 511 ,  G03F 7/38 512 ,  G03F 7/40 521 ,  G09F 9/30 338 ,  H01L 21/027 ,  H01L 21/3065 ,  H01L 29/786 ,  H01L 21/336

FI (11件)：

G03F 7/095 ,  G02F 1/1368 ,  G03F 7/26 511 ,  G03F 7/38 512 ,  G03F 7/40 521 ,  G09F 9/30 338 ,  H01L 21/30 570 ,  H01L 21/30 573 ,  H01L 21/302 H ,  H01L 29/78 612 D ,  H01L 29/78 627 C

Fターム (83件)：

2H025AA09 ,  2H025AA18 ,  2H025AB14 ,  2H025AC04 ,  2H025AC08 ,  2H025AD03 ,  2H025CB11 ,  2H025CB17 ,  2H025CB29 ,  2H025CB41 ,  2H025DA13 ,  2H025FA41 ,  2H092JA26 ,  2H092JA29 ,  2H092JA38 ,  2H092JA42 ,  2H092JB13 ,  2H092JB23 ,  2H092JB32 ,  2H092JB57 ,  2H092MA18 ,  2H092MA19 ,  2H092MA20 ,  2H092NA27 ,  2H092NA29 ,  2H096AA25 ,  2H096AA28 ,  2H096BA09 ,  2H096EA03 ,  2H096EA04 ,  2H096GA09 ,  2H096GA36 ,  2H096HA23 ,  2H096HA30 ,  2H096KA02 ,  2H096KA18 ,  2H096KA21 ,  5C094AA42 ,  5C094AA43 ,  5C094AA44 ,  5C094AA48 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA13 ,  5C094FA01 ,  5C094FA02 ,  5C094FB01 ,  5C094FB04 ,  5C094FB05 ,  5C094FB12 ,  5C094FB14 ,  5C094FB15 ,  5C094GB10 ,  5F004AA04 ,  5F004BA04 ,  5F004BB13 ,  5F004DA01 ,  5F004DA16 ,  5F004DA18 ,  5F004DA22 ,  5F004DA23 ,  5F004DA26 ,  5F004EA02 ,  5F004EA06 ,  5F004EB01 ,  5F046NA02 ,  5F046NA05 ,  5F046NA19 ,  5F110AA16 ,  5F110EE04 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF27 ,  5F110GG02 ,  5F110GG15 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110QQ02 ,  5F110QQ04

引用特許：

審査官引用 (2件)

• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平10-116918   出願人：鹿児島日本電気株式会社
• レジストパターン形成方法
  公報種別：公開公報   出願番号：特願平4-177293   出願人：富士通株式会社