特許
J-GLOBAL ID：200903091039130654
デューティ補償回路
発明者：
出願人/特許権者：
代理人 (1件)：
丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-085662
公開番号（公開出願番号）：特開2000-278100
出願日： 1999年03月29日
公開日（公表日）： 2000年10月06日
要約：
【要約】【課題】 デューティサイクルを50%にすることができるデューティ補償回路を提供する。【解決手段】 微分回路2は、入力端子1からの入力信号をパルス信号へと変換する。可変遅延回路3は、当該パルス信号を遅延させて遅延信号を出力する。ラッチ回路4は、パルス信号の入力で立ち上がり、遅延信号の入力で立ち下がるように出力信号を制御する。基準信号発生回路6は、ラッチ回路4から出力信号を反転した相補的信号と制御回路7からの制御信号とに基づいて基準信号を出力する。制御回路7は、微分回路2からのパルス信号と基準信号発生回路6からの基準信号とにより可変遅延回路3において遅延させる遅延量を制御する制御信号を可変遅延回路3と基準信号発生回路6に供給する。従って、可変遅延回路3の遅延時間を周期の分だけ遅延し、その半分の遅延時間から立ち上がりを生成するので、デューティサイクルを50%にすることができる。
請求項（抜粋）：
入力信号を第1のパルス信号に変換して出力する第1の微分回路と、前記第1のパルス信号を遅延させて第1の遅延信号を出力する第1の可変遅延回路と、前記第1のパルス信号と前記第1の遅延信号とに基づいて第1の出力信号の立ち上げ及び立ち下げを制御する第1のラッチ回路と、前記第1のラッチ回路からの前記第1の出力信号に対する第1の相補的信号と制御信号とに基づいて基準信号を発生する基準信号発生回路と、前記第1のパルス信号と前記基準信号とに基づいて前記第1の可変遅延回路における遅延量を制御する前記制御信号を出力する制御回路と、を有して構成されることを特徴とするデューティ補償回路。
IPC (2件)：
FI (2件)：
Fターム (9件)：
5J001BB03
, 5J001BB08
, 5J001BB10
, 5J001BB11
, 5J001BB12
, 5J001BB14
, 5J001BB18
, 5J001BB21
, 5J001DD09
